第六章-MOS管数字集成电路子系统设计.ppt

1、第一部分理论课第一章绪言11集成电路的发展12集成电路分类13集成电路设计第二章MOS晶体管21MOS晶体管结构22MOS晶体管工作原理23MOS晶体管的电流电压关系24MOS晶体管主要特性参数25MOS晶体管的SPICE模型第三章MOS管反相器31引言32NMOS管反相器33CMOS反相器34动态反相器35延迟36功耗,第四章半导体集成电路基本加工工艺与设计规则4.1引言4.2集成电路基本加工工艺4.3CMOS工艺流程4.4设计规则4.5CMOS反相器的闩锁效应4.6版图设计第五章MOS管数字集成电路基本逻辑单元设计5.1NMOS管逻辑电路5.2静态CMOS逻辑电路5.3MOS管改进型逻辑电

2、路5.4MOS管传输逻辑电路5.5触发器5.6移位寄存器5.7输入输出（I/O）单元,第六章MOS管数字集成电路子系统设计6.1引言6.2加法器6.3乘法器6.4存储器6.5PLA第七章MOS管模拟集成电路设计基础7.1引言7.2MOS管模拟集成电路中的基本元器件7.3MOS模拟集成电路基本单元7.4MOS管模拟集成电路版图设计第八章集成电路的测试与可测性设计8.1引言8.2模拟集成电路测试8.3数字集成电路测试8.4数字集成电路的可测性测试,第二部分实验课1、数字集成电路（1）不同负载反相器的仿真比较；（2）静态CMOS逻辑门电路仿真分析；（3）设计CMOS反相器版图；（4）设计D触发器及其

3、版图；（5）设计模16的计数器及其版图（可选）。2、模拟集成电路设计一个MOS放大电路（可选）。,教学进度表,参考文献1王志功，景为平，孙玲.集成电路设计技术与工具.南京：东南大学出版社，2007年7月（国家级规划教材）.2（美）R.JacobBaker,HarryW.Li,DavidE.Boyce.CMOSCircuitDesign,LayoutandSimulation.北京：机械工业出版社，2006.3陈中建主译.CMOS电路设计、布局与仿真.北京：机械工业出版社，2006.4（美）WayneWolf.ModernVLSIDesignSystemonSilicon.北京：科学出版社，20

4、02.5朱正涌.半导体集成电路.北京：清华大学出版社，2001.6王志功，沈永朝.集成电路设计基础电子工业出版社，2004年5月（21世纪高等学校电子信息类教材）.,6.1引言,应用层次化设计方法通过将一个大系统分成若干个子模块的方法降低了设计的复杂度。应用分层方法把一个大系统分成若干子模块，然后应用相同的方法把子模块又分成下一级子模块，通过这样的方法直到分到更小部分达到能被处理的复杂度为止。,图6.1.1四位数据选择器,图6.1.2四位数据选择器的一级分层结构,图6.1.3四位数据选择器逻辑电路结构,图6.1.4四位数据选择器两级分层结构,（b）逻辑电路,（a）逻辑符号,图6.1.52选1数

5、据选择器,6.2加法器,ALU是中央处理器CPU中一个重要执行部件，它完成算术逻辑运算。而加法器和乘法器（如果需要）又是完成ALU中的核心部件，其性能直接关系到处理器的运行速度。因此，无论是从逻辑设计层次还从电路设计层次，人们都在不断研究新的逻辑结构和新的电路组态。,6.2.1半加器和全加器,表6.2.1二进制数加法运算规则,两个一位的二进制数Ai和Bi相加的运算规则如表6.2.1所示，但注意这里的加号“+”表示加法运算，不是表示“或运算”，,1半加器,表6.2.2半加器逻辑功能表,图6.2.1半加器逻辑符号,根据半加器的逻辑功能表，可以得到表示半加器输出Si和Ci+1与输入Ai和Bi关系的逻

6、辑函数式（6.2.1）式，,（6.2.1）,图6.2.2半加器内部逻辑电路,2全加器,表6.2.2全加器逻辑功能表,图6.2.3全加器符号,（6.2.2）,图6.2.5全加器内部逻辑电路,6.2.2串行数据加法器,图6.2.7串行数据加法器,6.2.3并行数据加法器,1串行进位加法器,一个八位的串行进位加法器如图6.2.8所示。数据以并行的方式进入到串行进位加法器的输入端，而它的进位是由低位向高位逐位串行传递的，因此将这种进位方式称不串行进位方式。,图6.2.8八位串行进位加法器结构,图6.2.9四位串行进位加法器,2超前进位加法器,图6.2.11两个四位二进制数相加运算,（6.2.4）,由全

7、加器的功能表也可得到（6.2.4）式所示的逻辑表达式，,（1）超前进位产生器,设,根据（6.2.6）式，可以递推出（6.2.7）式，,（6.2.7）,（6.2.5）,则得，,（6.2.6）,图6.2.13超前进位发生器,（2）应用设计具有Pi和Gi输出的全加器，如图6.2.14所示。,图6.2.14具有Pi和Gi输出的加法器,图6.2.15四位超前进位加法器,6.3乘法器,乘法是数学运算的基本运算之一，也是数字信号处理中最为重要的运算。目前绝大多数数字信号处理算法经分解后都可以采用乘加运算加以实现。为此，几乎所有的数字信号处理器（DSP）中都集成有专门于乘加运算的电路，即乘法累加（MAC）电路

8、，是否具有MAC部件是区分DSP和普通CPU的标志之一。,图6.3.1乘法运算,6.3.1简单乘法器,图6.3.2简单的四位二进制乘法器,被乘数移位寄存器组F由七个移位寄存器构成，分别称为F0、F1、F2、F3、F4、F5和F6，如图6.3.3（a）所示。乘数移位寄存器组L由四个寄存器构成，分别称为L0、L1、L2和L3，如图6.3.4（b）所示。对于被乘数移位寄存器组和乘数移位寄存器组，如果没有数据移进其中某个移位寄存器时，该移位寄存器被置为0。,（a）七个被乘数移位寄存器,（b）四个乘数移位寄存器图6.3.3输入移位寄存器,与门组共由七个与门组成，每一个与门实现两个一位二进制数相乘运算，如

9、图6.3.4所示。,图6.3.4与门实现二进制数乘法运算,图6.3.5第一个时钟信号时的输入移位寄存器状态,图6.3.6第一个时钟信号时的输出寄存器状态,（a）被乘数寄存器组状态,图6.3.7第二个时钟信号到来时输入寄存器状态,（b）乘数寄存器组状态,（a）相加运算,（b）输出寄存器状态图6.3.8第二个时钟信号到来时累加过程,（a）被乘数寄存器组状态,（b）乘数寄存器组状态图6.3.9第三个时钟信号到来时输入寄存器状态,（a）相加运算,（b）输出寄存器状态图6.3.10第三个时钟信号到来时累加过程,（a）被乘数寄存器组状态,（b）乘数寄存器组状态图6.3.11第四个时钟信号到来时输入寄存器状

10、态,（a）相加运算,（b）输出寄存器状态图6.3.12第四个时钟信号到来时累加过程,6.3.2并行乘法器,图6.3.13并行四位二进制数乘法器,6.3.3快速乘法器,图6.3.14快速乘法器结构示意图,6.4存储器,半导体存储器主要用于存储大量的二进制信息，可分只读存储器（ROM，Read-OnlyMemory）和随机存储器（RAM，Random动性AccessMemory）两大类。MOS型存储器以MOS触发器或电荷存储结构为存储单元。由于MOS电路具有高集成度、工艺简单等优点，因此目前大容量存储器都采用MOS工艺制作。存储器的主要性能指标是存储容量和存取时间。存储容量是指可以存储的二进制信息

11、量。存取时间是指完成一次读或写操作所需要的时间。,6.4.1ROM,只读存储器ROM是数字电路常用的一种功能部件，它不但能存储二进制信息，而且还可以实现组合逻辑的规则逻辑功能。ROM由存储矩阵、输入地址译码电路和输出缓冲器几部分组成，如图6.4.1所示。存储矩阵由一个个存储单元组成，每一个存储单元存储一位二进制信息（0或者1），这些存储单元沿X和Y方向排列成行和列，形成存储矩阵，所以ROM的存储容量也就是行数与列数的乘积。每一个存储单元都对应于一个地址。输出缓冲器控制着数据的输出，只有当输出缓冲器打开时，数据才能从其输出。,6.4.1ROM结构,图6.4.283位ROM的结构,6.4.2RAM,1六管SRAM存储单元,图6.4.5六管SRAM电路,图6.4.6