计算机组成作业第一章

1、1) 设计一个四选一的选通器，并说明控制线最少需要几条？a) 代码timescale 1ns / 1psmodule mux( input d1, input d2, input d3, input d4, input s1, input s2, output reg y ); always (d1 or d2 or d3 or d4 or s1 or s2) case(s1,s2) 2b00 : y=d1; 2b01 : y=d2; 2b10 : y=d3; 2b11 : y=d4; endcaseendmoduleb) 控制线最少需要2条: s1,s22) 设计一款32选1的选通器，要求控

2、制线只能有5条。要求：画出数字逻辑电路图，有条件的同学用Verilog语言编程验证a) 代码timescale 1ns / 1psmodule mux32( input 31:0data, input 4:0s, output reg y );always(data or s)begin case(s) 5b00000:y=data0; 5b00001:y=data1; 5b00010:y=data2; 5b00011:y=data3; 5b00100:y=data4; 5b00101:y=data5; 5b00110:y=data6; 5b00111:y=data7; 5b01000:y=d

3、ata8; 5b01001:y=data9; 5b01010:y=data10; 5b01011:y=data11; 5b01100:y=data12; 5b01101:y=data13; 5b01110:y=data14; 5b01111:y=data15; 5b10000:y=data16; 5b10001:y=data17; 5b10010:y=data18; 5b10011:y=data19; 5b10100:y=data20; 5b10101:y=data21; 5b10110:y=data22; 5b10111:y=data23; 5b11000:y=data24; 5b11001

4、:y=data25; 5b11010:y=data26; 5b11011:y=data27; 5b11100:y=data28; 5b11101:y=data29; 5b11110:y=data30; 5b11111:y=data31; endcaseendendmoduleb) 仿真验证代码：timescale 1ns / 1psmodule tb(); reg 31:0data; reg 4:0s; wire y; mux32 M(data,s,y); initial begin data=$random; s=5b00000;/第1位 #20 s=5b00101;/第6位 #20 s=5

5、b01010;/第10位 #20 s=5b11111;/最后一位 end endmoduleS=0,5,10,31时，y分别对应data的相应位数上的数据。c) 数字逻辑电路图3) 请说明：2n选1选通器的n条控制线（最简条件）的逻辑设计有什么规律，请画图或逻辑表达式说明一个2选1选通器有如下的逻辑表达式：4选1选通器的逻辑表达式：以此类推，2n选1选通器的逻辑表达式：总线作业针对菊花链的缺点（不能保证优先级的公平性），在共用BR、BS的前提下，提出一种改进措施，画出结构图并详细解释。（可以添加若干条连线，但不能设计成独立请求方式。）结构图：说明：菊花链存在以下缺点：1. 距离CPU最近的设备

6、具有最高优先级，致使距离较远的设备得到授权的频次较低，设备的服务迟迟得不到响应而影响自己的工作效率。2. 因为是信号串行传输，所以一旦数据链路中的某个设备发生故障的时候，将造成断链，其后优先级较低的设备就无法正常工作了。改进的方法：在保证共用BR、BS的前提下，使用计数器和译码器的组合，让用户可以自定义优先级的顺序，自行安排频繁请求的设备和不频繁请求的设备的优先次序。具体实现方式如下：授权信号BG接入计数器和译码器的使能端（图中为EN），表示开始按照优先级进行设备的授权。在时钟的控制下，计数器开始计数，计数结果由译码器译出，从而实现按顺序逐个输出端的使能。输出端口接到与BR_IN共同输入的与门，来判断该设备是否为发出请求的设备，也就是设备需要请求（BR_IN为1）并且收到由译码器分配的BG信号时，内部的触发器置1，处理设备的