数字电子技术04译码器

1、（1）译码：,1、译码器的定义和功能,二、译码器/数据分配器,将具有特定含义的二进制码进行辨别，并转换成相应信号的过程。,（2）译码器：,具有译码功能的电路。,（3）译码器类型：,唯一地址译码器和代码变换器。,唯一地址译码器：是将一系列代码转换成与之一一对应的有效信号。,代码变换器：是将一种代码转换成另一种代码。,(4)二进制译码器（地址译码器）的一般原理图：,若输入端的个数为n，则输出端的个数为2n。,当ei为有效电平时，对于每一组输入代码，只有一个输出端为有效电平。,由真值表可得表达式:,真值表,由表达式可画出逻辑图如下：,(5)2线-4线译码器：,逻辑图：,注意：使能和输出上用非号，说明

2、低电平有效，而不是非变量。,2线4线译码器组 成4线-16线译码器,（1）二进制译码器,2、集成电路译码器,常用的有cmos（74hc138）和ttl（74ls138），可用74x138表示。,74x139介绍：,74x139是双2线-4线译码器,74hc138是 3线-8线译码器,a.引脚图,74hc138的逻辑功能及应用,b.74hc138的功能分析,由表得,c.由表达式可画逻辑图,功能分析:,例4.4.3 四片74hc138和一片74hc139构成5线32线译码器。,解：,首先列出5线32线译码器的真值表，如表4.4.7所示。,例4.4.3的逻辑图,对输入的任一组5位码，只有一个输出端为

3、有效低电平。,例4.4.4 用一片74hc138实现：,一个3线-8线译码器可以产生3变量函数的全部最小项，利用这一性质可用译码器作为逻辑函数发生器。,解：,由于译码器是低电平有效输出，所以将最小项变换（双非）为反函数的形式，得到：,= m0 + m2 + m6 + m7,cba,将输入变量a、b、c分别接译码器的输入端a2、a1、a0 （注意高位对高位），在译码器的输出端加一个与非门，即可实现所给函数。,由表得,(2) 二-十进制集成译码器74hc42,引脚图,(2)功能分析,功能表,输入为无效码时，输出均为高电平，无有效码输出,（a）,输入信号从00001001的顺序反复循环，将得到连续的

4、顺序脉冲，可用作顺序控制信号。,（3）七段显示译码器,常用的数码显示方式 字形重叠式、分段式、点阵式,常用的数码显示器 发光二极管显示器、荧光数字显示器、液晶显示器件、气体放电显示器。,b,c,d,f,e,共阳极显示器,共阴极显示器,显示器分段布局图,a,g,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,共阴极显示器,cmos七段显示译码器74hc4511,74hc4511七段显示器输出高电平有效，用以驱动共阴极显示器（逻辑符号）。,其功能表参见 ：p.151 表 449,输入为8421码，输出字形为

5、输入代码所对应的十进制数。,c.锁存使能输入le（高电平锁）,逻辑功能表(共阴显示器）,例：p.152 例4.4.6,3、数据分配器,数据分配：将一个公共数据线上的数据根据需要送到多个不同的通道上去。,数据线,数据分配器：实现数据分配功能的逻辑电路。,一般地n位通道选择信号对应2n个通道,数据分配器可以用唯一地址译码器实现。,74hc138,y0 y1 y2 y3 y4 y5 y6 y7,g2b,e1,d:数据输入,d,地址输入,（使能） en,当e3=1；a2a1a0=010时，,除y2外，其余输出均为高电平。功能表见表4.4.10,e2,e3,a0,a1,a2,=d,(1)数据选择：经过选

6、择将多路数据中的某一路数据传送到公共数据线上。,1、数据选择器的定义和功能,三 数据选择器,(2)数据选择器：实现数据选择功能的逻辑电路。,一般地，n位通道选择信号对应2n个通道,(3) 4选1数据器：,真值表,逻辑图,(1)74hc151集成电路数据选择器（8选1）的功能,2、集成电路数据选择器,功能表,mi为s2s1s0的最小项,如s2s1s0 010， m21，其余最小项为0，故y=d2.,(2)数据选择器的应用,2位8选1数据选择器,数据选择器的扩展,(位的扩展),多位数选器可由多个1位数选器并联组成,字的扩展：,dcba,16选1数据选择器(s0 s1 s2 对应abc),可以把数选

7、器的使能端当地址高位，实现字扩展。, 逻辑函数产生器,由74hc151的输出函数表达式：,输出函数表达式中包含地址变量的所有最小项，若将地址变量作为输入变量，数据输入信号d0d7作为控制信号，控制各个最小项在输出逻辑函数中是否出现，使能端e始终保持低电平，则数据选择器就成为一个3变量的函数产生器。,【例447】试用8选1数据选择器74hc151产生逻辑函数：,解：,取 d3=d5=d6=d7=1； d0=d1=d2=d4=0；,则 y=m3+m5+m6+m7=l,取 d3=d5=d6=d7=1； d0=d1=d2=d4=0；,【例447】,l,已得 d3=d5=d6=d7=1； d0=d1=d

8、2=d4=0；,a b c,显然l=,由此可画出该逻辑函数产生器的逻辑图如右：,【例题】某人设计的函数f（a, b, c, ）= m（2, 5, 7）产生电路如图所示，试问该图中有哪些错误 之处，并改正之（所用器件为8选1数选器）。,01234567, 实现并行数据到串行数据的转换,d0 d1 d2 d3 d4 d5 d6d7,0 1 0 0 1 1 0 1,并入,串出,数值比较器：对两数a、b进行比较，以判断其大小的逻辑电路。比较的结果有ab 、ab 及a=b三种情况。,1、数值比较器的定义和功能,（1）1位数值比较器,四、数值比较器,由表可得：,1位数值比较器的逻辑图,(2) 2位数值比较

9、器,fab= (a1b1)+ (a1=b1) (a0b0),fab= (a1b1)+ (a1=b1) (a0b0),fa=b= (a1=b1) (a0=b0),由表可得：,两位数值比较器的逻辑图,2、集成数值比较器74hc85,(1)集成数值比较器74hc85的功能,74hc85的引脚图,74x85是四位数值比较器， 74hc85是cmos的 四位数值比较器,74hc85的功能表（p160表4415）,(2)、数值比较器的位数扩展,串联方式扩展,0 0 1,低4位的比较结果作为高4位比较的条件，速度较慢。有速度要求时，可采取并联方式。,并联方式扩展,0 0 1,0 0 1,0 0 1,0 0

10、1,0 0,(这里以12位说明,教材16位),分两级进行比较，16位分4组比较是并行进行的，各组结果再比较得出最后结果。速度比串行的快一倍,五、 算术运算电路,0,1,1,0,1,0,0,1,1,两个二进制数相加时，有两种情况：一种不考虑低位来的进位，另一种考虑低位来的进位。加法器也因此分为半加器和全加器。,两个4 位二进制数相加的过程:,1、半加器和全加器,（1）半加器,半加：只考虑两个加数本身，不考虑低位来的进位。,c = ab,五、算术运算电路,由表得：,半加器的逻辑图和符号：,（2）全加器（full adder）,全加：进行两个加数和低位来的进位信号三者相加，并根据求和结果给出该位的进

11、位信号。,全加器第i位相加真值表,全加器的逻辑表达式：,= aibi ci-1,= aibi + (aibi ) ci-1,逻辑电路(两个半加器构成）,逻辑符号,si= aibi ci-1,ci= aibi + (aibi ) ci-1,2、多位数加法器,（1）串行进位加法器,例 题,低位的进位信号送给邻近高位作为输入信号，任一位的加法运算必须在低一位的运算完成之后才能进行。称为串行进位。,缺点：运算速度不高。优点：电路简单。,(2)超前集成进位加法器,si =ai bi ci-1,ci =（ai bi ）ci-1 + ai bi,超前进位的概念,pi =ai bi,gi =ai bi；,定义

12、中间变量gi 和pi：,若 ai=bi=1 gi=1 ci=1 gi为产生变量,若 pi=1 aibi=0 ci=ci-1 pi为传输变量, si =pici-1； ci =gi+pici-1,各位进位信号的逻辑表达式为：,gi 、pi 均与进位信号无关。,各位进位信号的逻辑表达式为：,因进位信号只与gi、pi 和c-1有关，而c-1 是向最低位的进位信号，其值为0，所以各位的进位信号都只与两个加数有关，可以并行产生。象这样的多位加法，每位的进位只由加数和被加数决定，与低位进位无关。这种进位方式称为超前进位。,集成4位超前进位加法器74hc283,由两片集成4位超前进位加法器74hc283构成

13、的8位加法电路（在片内是超前进位，而片与片之间是串行进位）。,（3）超前进位产生器74ls182,超前进位产生器74ls182的逻辑图和逻辑符号：,专用的超前进位产生器用于将多片运算电路之间的进位信号连接成并行进位结构。,逻辑图,逻辑符号,（3）超前进位产生器74ls182,逻辑图,可以用来实现多个超前进位产生器连接.,3、减法运算,（1）反码和补码（无符号数）,反码：将原码中的0变为1、1变为0所得的代码,原码：自然二进制码,原码和反码之间的关系：,n原：,0 0 0 0 0 0 0 1 0 1 0 1,1 1 1 1 1 1 1 0 1 0 1 0,n反：,1 1 1 1 1 1 1 1

14、1 1 1 1,n反=（2n 1）-n原,n等于数码的位数,补码的定义：,对n位数n原， n补 = 2n - n原,n补 = n反 + 1,补码和反码的关系：,原码,反码,补码,（2）由加补码来完成减法运算, n补 = 2n - n原, -n原 =n补 2n = n反 + 1 2n,对两个n位数a和b相减,则 a-b =a+（-b）= a+ b反 + 1 2n,4位减法运算逻辑图：,a-b =a+（-b）=a + b反 + 1 2n,b反码,减2n,加1,进 取位 反,减法运算过程分析：,(a)a b 的情况:,（设 a=0110， b =0010）,0 1 1 0 （a）,1 1 0 1 （

15、b反）,1 （加1）,+,0 1 0 0,1,0,0 1 0 0,差的原码,0 1 0 0,a b 时，借位信号为0，所得的值就是差的原码。,直接相减,(b)a b 的情况：,（设 a=0001，b=0110）,0 0 0 1 （a）,1 0 0 1 （b反）,1 （加1）,+,1 0 1 1,0,1,进 取位 反,1 0 1 1,差的绝对值的补码,- 0 1 0 1,a b 时，借位信号为1，所得的值为实际差值绝对值的补码。,直接相减,由借位信号决定求补的逻辑图,当v=0时，差为正数，无需再求补，输出为原码；当v=1时，差为负数，需再求补才得原码输出。,完整的四位减法运算电路,最后结果,*

16、4、集成算术/逻辑单元（alu74181）,74ls181双极型alu,（1）74ls181的功能表,（2）逻辑符号,（3）16位全超前进位alu,逻辑符号,组进位产生（传输）变量输出,串行进位输出端,这样连接后，每组的cn+4端不用，对应的由74ls182产生，（3）块的cn+4端为运算结果的最高位进位。,应用组合逻辑器件进行设计时要注意的问题,对逻辑表达式的变换与化简的目的是使其尽可能与组合逻辑器件的形式一致，而不是尽量化简。 设计时应考虑合理充分应用组合器件的功能，尽量用同类的、较少的和较简单的器件满足设计要求。 当组合器件的功能用不完时，要对多余的输入、输出端作适当的处理；当一个组合器

17、件不能满足设计要求时，应对器件进行适当的扩展。,【例题】欲用双2-4线译码器（74ls139）扩展成4-16线译码器，试问需用74ls139_片，输入信号线_条，输出信号线_条。,a3,a2,a1,a0,【例题】某人设计的函数f（a, b, c, ）= m（2, 5, 7）产生电路如图所示，试问该图中有哪些 错误之处，并改正之。,01234567,通道选择输入,数据输入,例：试用两片全加器74ls183组成一个四位加法器,低位片,4.5 组合可编程逻辑器件(pld),可编程逻辑器件(pld)是一种可以由用户定义和设置逻辑功能的器件。使用之实现数字系统，可以提高集成度、速度、可靠性，减少功耗。,

18、4.5.1 pld的结构、表示方法及分类,1. pld的结构,图4.5.1 pld图结构 （a）一般框图 （b）基本电路结构,（ a ）,4.5.1 pld的结构、表示方法及分类,2. pld的表示方法,(1) 连接方式,（2）基本门电路的表示方式,(a)与门,l1=abc,l2=a+b+c,l3=0,l4=1（输入保持“悬浮”的1态）,(b)或门,(c)输出恒等于0的与门,(d)输出为1的状态,(e)输入缓冲器,(f)三态输出缓冲器,（3）编程连接技术,l= a c,pld表示的与门 (b) 熔丝工艺的与门原理图 (c) cmos工艺的与门原理图,（4）浮栅mos管开关,分为叠栅注入mos(

19、simos)管、浮栅隧道氧化层mos（flotox)管和快闪（flash)叠栅mos管.,不同的浮栅mos管连接的pld，编程信息的擦除方法也不同， simos管连接的pld，采用紫外线照射擦除； flotox管和快闪叠栅mos管，采用电擦除方法。, simos管开关,叠栅注入 (simos)管结构和符号,浮栅上累积电子与开启电压的关系,编程处理前，浮栅上没有电荷，与普通mos管一样。此时开启电压为vt1，编程处理后，开启电压升为vt2，正常逻辑高电平不能达到其开启电压，管始终截止，即断开。,如图所示，浮栅带电时，相当于存数据d1, flotox mos管开关,当漏源极均接地，控制栅加上足够高

20、的电压（20v）时，交叠区将产生一个很强的电场使漏区电子通过绝缘层到达浮栅而带负电。相反的加压则使浮栅放电。即电擦除。,编程处理后，开启电压升高，正常逻辑高电平下，管始终截止，即断开。,快闪（flash)叠栅mos管.,特点：源极的n+区大于漏极的n+区；二是浮栅到p衬底间的氧化绝缘层比simos管的更薄。,编程处理后，开启电压升高，正常逻辑高电平下，管始终截止，即断开。,编程方式与simos管的相同。,3.pld的分类,按照pld的集成度，可分为低密度和高密度器件，1000门以下为低密度，例如prom、pla、pal、gal等； 1000门以上为高密度，例如cpld、fpga等；也可按结构体

21、系分为简单、复杂和现场可编程三种。还有按阵列可编程情况的分类，如图4.5.8,（a）prom的与阵列固定，或阵列可编程；,（b）pla的与阵列或阵列均可编程；,（c） pal和gal与阵列可编程，或阵列固定；,图4.5.8 pld的分类,prom的基本电路结构,pla的基本电路结构,pal的基本电路结构,4.5.2 组合逻辑电路的pld实现,任何组合逻辑关系都可以变换成与或表达式，因此通过pld的与、或阵列都可以实现任何一个逻辑函数。,图4.5.8(a)的prom的与阵列是将输入变量的全部最小项译出来了，用它实现逻辑函数，只用一部分，利用率低，因此很少作为pld器件使用。而（b）（c）用得较多

22、。,prom的pld表示法,输入项(地址线),输出项(数据线),或阵列编程可得到任意的逻辑函数y0y3(或数据d0d3）.,1.可编程逻辑阵列pla,pla的与阵列或阵列均可编程；所以将逻辑函数化简后再实现，可以有效地提高芯片的利用率。,pla的规格用输入变量数、与阵列的乘积项数、或阵列的输出端数三者的乘积表示。典型的集成pla（82s100）有16个输入变量 、48个乘积项、8个输出端。,例4.5.1 由pla构成的逻辑电路如图4.5.9所示，试写出该电路的逻辑表达式，并确定其功能。,解：,（1）由图得,(2)由表达式列真值表,(2)由表达式列真值表,（3）由表看出，如a、b、c分别为加数、

23、被加数和低位进位数，则l0为和数，l1为向高位的进位数。可见，电路实现了全加器的功能。,2.可编程阵列逻辑器件(pal),pal由可编程的与阵列，固定的或阵列和输出电路组成,图4.5.10 pal的基本电路结构,右图表示：它是4组103位的pal:10个输入变量，3个乘积项，4组输出，所有交叉点由熔丝连通（图中省略）。用之保留，不用断之。,例4.5.2 用图4.5.10所示pla实现下列逻辑函数。,解：l0l2各含3个以下乘积项，可直接实现。,l3含4项，不能直接实现，但其前两项正好为l0，固可反馈实现，右图为实现电路。,小结,1.分析组合逻辑电路的目的是确定已知电路的功能。其步骤大致是：,逻

24、辑图逻辑表达式真值表功能分析,2.设计组合逻辑电路的目的是根据实际问题，设计出逻辑电路。其步骤大致是：,明确逻辑功能要求列真值表逻辑表达式逻辑图,3.应用逻辑器件设计电路要把逻辑表达式化简并变换为与器件的形式一致。,4.可编程逻辑器件由用户定义和设置逻辑功能，可以实现各种组合逻辑电路。,4.1.6 试分析图题4.1.6所示电路的逻辑功能。,解：（1）由图写出逻辑表达式并变换,（2）由表达式可得真值表,(3)该电路为1位全加器，ab为被加数和加数， ci为低位进位，s为和， c0为向高位进位。,图题4.1.6,4.1.8 试分析图题4.1.8所示电路的逻辑功能。,解：采用如上题的解法,（2）化简

25、和变换逻辑表达式,（1）由图写出逻辑表达式,（3）由表达式可得真值表,（4）由真值表和表达式分析电路功能。,显然，电路功能是：当abcd所表示的二进制数小于或等于9时，输出l4l3l2l1为对应输入的十进制数9的补码，当abcd所表示的二进制数大于9时，电路输出伪码，标志位f输出为1。,这里9的补码：输出9输入,（1）由图写出逻辑表达式,（2）化简和变换逻辑表达式,（3）由表达式可得真值表,真值表,这里9的补码：输出9输入,【加例】试用与非门和非门设计一译码器，译出对应 abcd=0010、1010、1110状态的3个信号。,解:(1)设对应译出的信号为y1 ，y2 ，y3，译码输出低电平有效

26、; (2)依题意可列真值表,(3)由真值表可得表达式,(4) 由表达式可画图如下：,这里yi可以用 标记，表示低有效,4.2.9 某雷达站有三部雷达a、b、c，其中a和b功率消耗相等，c的功率是a的2倍。这些雷达由2台发电机x和y供电，发电机x的最大输出功率等于雷达a的功率消耗，发电机y的最大输出功率是x的3倍。要求设计一个逻辑电路，能够根据各雷达的启动和关闭信号，以最节约电能的方式起、停发电机。,解：,（2）依题意可知，当a或b工作时，只需要x发电； a、b、c同时工作时，需要x和y同时发电；其它情况只需要y发电。由此可列出真值表,（1）设雷达a、b、c启动为1，关闭为0，发电机x、y起动为

27、1，停止为0。,（3）真值表,（4）由真值表可画卡诺图并得简化逻辑表达式。,（5）由逻辑表达式可画出电路。,（5）由逻辑表达式可画出电路。,图题4.2.9电路,4.3.3 判断图题4.3.3所示电路在什么条件下会产生竞争冒险，怎样修改电路能消除竞争冒险？,解：,在一定条件下，如果逻辑表达式简化为两个互补信号相乘或者相加，电路有可能产生竞争冒险现象。,根据电路图写出逻辑表达式并化简得:,当a=0、c=1时， 有可能产生竞争冒险现象.,为消除可能产生的竞争冒险，增加乘积项 ,使,按此式得到修改后的电路(b),(a),(b),同样的条件时l1,4.4.4 试用优先编码器74hc147 设计键盘编码电

28、路，十个按键分别对应十进制数09，编码器的输出为8421bcd码，要求按键9的优先级别最高，并且有工作状态标志，以说明没有按键按下和按键0按下两种情况。,解：,依题意根据设计要求列出真值表，与74hc147 功能表对照，可画出符合要求的键盘编码电路。,当码输出为0时，工作状态标志gs1为按键0按下，为有效编码， gs 0为没有按键按下时的0，为无效码。,gs d c b a,4.4.10 试用译码器74hc138 和其它逻辑门 设计一地址译码器，要求地址范围是00h3fh。,解：,按以上思路，对本题， 给定的74hc138为38线译码器，要求地址范围是00h3fh，最大为6位第64个地址第64

29、个译码输出，显然需要8片74hc138 ，需增加3位地址码。依题意根据设计要求列出真值表，与74hc138 功能表对照。,对译码器扩展地址范围的一类问题，主要是利用译码器的使能端来代表地址的高位，一般而言，使能端越多，可能扩展的范围就越大。设计的思路是：首先根据设计要求计算需要的基本芯片数，列出真值表，然后由真值表分析高位地址的变化情况，建立使能端和高位信号的对应关系，通过使用直接接入或附加反相器使扩展地址的高位从小到大变化时，基本芯片依次轮流工作。,将a2a1a0分别接74hc138的输入端，a5a4a3通过反相器或直接接入片选信号端（使能端），使（1）片到（6）片依地址值变大依次工作（任何

30、时刻只有一片工作），即完成设计。,4.4.18 设计一4选1数据选择器，数据输入是i0、i1、 i2 、 i3 ,数据输出是y，4个控制信号为s0、s1、 s2 、 s3 。要求只有当si1时， ii与y接通，且由另一个控制信号e作为该选择器的使能信号。,解：,依题意列出该数据选择器的功能表，如表题解4.4.18 所示。,由功能表写出y的逻辑表达式,（1）画出由反相器、两输入与门和或门实现的逻辑电路。 （2）选择一合适的三态门作为输出级。,注意：输出非1或0时，其表达式是乘积项与输出信号的乘积。,用非门和2输入与门、或门实现该数据选择器，并用三态门作输出级，电路如图所示。,图题解4.4.18,

31、由图，如s0=1,则y=i0,0,0,4.4.20 74hc151的连接方式和各输入端的输入波形如图题4.4.20所示，画出输出端y的波形。,解：由图题4.4.20电路可写出此时74hc151（8选1）的功能表,由功能表的输出状态和图题4.4.20中给出的e、a、b、c、a0、a2波形可画出y的波形。,4.4.24 试用五个2输入端或门、一个与门和非门实现语句“ab”,a 和b均为2位二进制数。,解：设两个数为 和,依题意，设ab时，输出f为1，否则为0，列真值表（略）,首先写出两位二进制数进行大小比较的逻辑表达式：,然后由表达式画卡诺图，因为要用五个2输入端或门、一个与门和非门实现，固采取圈0化简方式，得到,把大非展开即可,逻辑图,由表达式即可得到电路图如下：,图p3.20,a3.20(a),由真值表可写出逻辑表达式：,a3.20(a),d2,例1 (01年)一把密码锁有3个按键，分别为a、b和c。当3个键都不按下时，锁不打开，也不报警：当只有一个键按下时，锁不打开，但发出报警信号；当有两个键同时按下时，锁打开，也不报警；但3个键同时按下时，锁被打开，但要报警。试设计此逻辑电路， 要求分别用以下电路芯片实现： (1) 门电路： (2) 3线8线译码器和与非门： (3) 双4选1数据选择器和非门； (4) 全加器。,考研题分析,解：分析 这是一道组合电路综 合试题，本题