第6章组合逻辑电路.ppt

1、6.1 组合逻辑电路的分析与设计,组合逻辑电路是由基本的逻辑门电路组合而成，其主要特点是:电路在任何时刻的输出状态只与该时刻的输入状态有关，而与先前的输入状态无关。,6.1.1 组合逻辑电路的分析,组合逻辑电路的分析，就是对给定的组合逻辑电路进行逻辑描述，写出它的逻辑关系表达式以确定该电路的功能，或提出改进方案。,组合逻辑电路的分析的概念,6.1.1 组合逻辑电路的分析,（1）根据给定电路的逻辑结构，逐级写出每个门电路的输入、输出关系式，最后得到整个电路的输入、输出关系式; （2）用公式法或卡诺图法化简这个逻辑关系表达式; （3）将各种可能的输入状态组合代入简化的表达式中进行逻辑计算，求出真值

2、表; （4）根据真值表，确定电路的逻辑功能或改进方案。有时逻辑功能难以用简练的语言描述，此时列出真值表即可。,组合逻辑电路分析的一般步骤,6.1.2 组合逻辑电路的设计,（1）分析设计要求，设定输入变量和输出变量，对它们进行状态赋值（即规定输入、输出变量的0、1两种逻辑状态的具体含义）; （2）根据逻辑功能列真值表; （3）根据真值表写出输出函数的最小项表达式，用卡诺图法或公式法进行化简，并转换成命题所要求的逻辑函数表达式形式; （4）画出与所得表达式相对应的逻辑电路图。,组合逻辑电路设计的一般步骤,6.1.2 组合逻辑电路的设计,（1）状态赋值不同，输入、输出之间的逻辑关系也不同，得到的真值

3、表也不同。 （2）应从工程实际出发，尽量减少设计电路所需元件的数量和品种。 （3）提倡尽量采用集成门电路和现有各种通用集成电路进行逻辑设计，用通用集成门电路构成的逻辑电路无论是在可靠性方面，还是在性价比方面都有许多优势。 （4）由于逻辑函数的表达式不是惟一的，因此，实现同一逻辑功能的电路也是多样的。在成本相同的情况下，应尽量采用较少的芯片。,注意,6.2 编码器和译码器,6.2.1 编码器 在数字系统中，常将具有特定意义的信息（数字或字符）编成若干位代码，这一过程叫编码。实现编码操作的电路叫编码器。,编码器框图,6.2.1 编码器,1.二进制编码器 二进制编码器是将2的m次幂个信号转换成m位二

4、进制代码的电路，8-3线编码器即三位二进制编码器是个普通的编码器，由于m=3，其功能是对八个输入信号进行编码。,8-3线编码器,6.2.1 编码器,2.二-十进制编码器 将十进制数09转换成二进制代码的电路，称为二-十进制编码器。二-十进制代码简称BCD代码，是以二进制代码表示十进制数。,8421BCD码编码电路,6.2.1 编码器,3. 8421BCD码优先编码器 当同时有一个以上的信号输入编码电路时，电路只能对其中一个优先级别最高的信号进行编码，这种编码器称为优先编码器。优先编码器分为二进制优先编码器和8421BCD码（二-十进制）优先编码器。集成编码器多为优先编码器。,6.2.2 译码器

5、,译码是编码的逆过程，把代码的特定含义“翻译”出来的过程叫做译码，实现译码操作的电路称为译码器。译码器是数字系统和计算机中常用的一种逻辑部件。,译码器模型,6.2.2 译码器,1.二进制译码器 二进制译码器是把二进制代码的所有组合状态都翻译出来的电路。如果输入信号有n位二进制代码，输出信号为m个，则m=2的n次幂 。二进制译码器的逻辑特点是，若输入为n个，则输出信号有2的n次幂个，对应每一种输入组合，只有一个输出为1，其余全为0。所以也称这种译码器为n-2的n次幂线译码器。,6.2.2 译码器,1.二进制译码器,4LS138译码器的逻辑电路图,6.2.2 译码器,2.二十进制译码器 将4位二十

6、进制代码（BCD码）翻译成十进制代码09的逻辑电路就叫二十进制译码器。它有4个地址输入端，10个输出端，故又叫4-10线译码器。在4-10线译码器中，4个地址输入有16个状态组合，其中有6个状态组合译码器无对应输出的代码，称这6个状态组合为伪码。输出能拒绝伪码或输入伪码对输出不起作用的译码器也称全译码器。常用的二十进制集成译码器有74LS42、74HC42、T1042、T4042等,6.2.2 译码器,2.二十进制译码器,4-10线全译码器74LS42的逻辑图和图形符号,6.2.2 译码器,3.七段显示译码器 4LS47、74LS48是七段显示译码器，其输入是BCD码，输出是七段显示器的段码。

7、使用74LS47的译码驱动电路如图所示。,LED七段显示译码器驱动电路逻辑图,6.2.2 译码器,4.译码器的应用 （1）地址译码 （2）扩展应用 （3）实现逻辑函数,6.3 数据选择器和数据分配器,6.3.1 数据选择器 能够实现从多路数据中选择一路进行传输的电路叫做数据选择器，简称MUX，亦称多路选择器、多路调制器或多路开关。电路为多输入，单输出形式。,多路数据选择器的一般结构,6.3.1 数据选择器,1.双四选一数据选择器74LS153,6.3.1 数据选择器,2.八选一数据选择器74LS151,74LS151原理,逻辑符号及引脚图,6.3.1 数据选择器,3.数据选择器的应用 （1）扩

8、展数据通道 （2）实现逻辑函数,6.3.2 数据分配器,数据传输过程中，有时需要将数据分配到不同的数据通道上，能完这种功能的电路称为数据分配器，亦称多路分配器、多路调节器，简称DEMUX。 它的功能与数据选择器相反，其电路为单输入、多输出形式。其功能如同多位开关一样，将输入I送到选择输入指定的通道上。,数据分配器示意图,6.3.2 数据分配器,74LS138不仅可以用做3-8线译码器，而且还可以用做1-8路数据分配器,1. 1-8路数据分配器74LS138,74LS138用做8路数据分配器,6.3.2 数据分配器,2.数据分配器的应用 与数据选择器一起实现多路信号分时传送。在该传输线的两端分别

9、接以数据选择器和数据分配器，利用数据选择器与数据分配器不同的选择转换作用，在相同的地址输入控制下，可以实现在一条传输线路上分时传送多路信号。,多路信号分时传送电路,6.4 加法器与数据比较器,6.4.1 加法器 实现多位二进制数加法运算的电路称为加法器。加法器是数字系统中的一种常用逻辑部件，也是计算机运算器的基本单元。它主要由若干位全加器构成。,6.4.1 加法器,1.二进制串行进位加法器,串行进位加法器,6.4.1 加法器,二进制并行加法器74LS283也叫4位超前进位加法器，可完成两个4位二进制数的加法运算，采用超前进位方式，速度快，适用于高速数字计算机、数据处理及控制系统，为了扩充相加数

10、的位数，可将74LS283级联起来。,两片74LS238级联,2.二进制并行加法器74LS283,6.4.1 加法器,3.十进制加法器 8421BCD码十进制加法器完成两个1位十进制数相加。可用两块74LS283加上校正电路构成。两个8421码二十进制数，按二进制规律相加时，若和数小于或等于9（即1001），仍是8421码不用校正，若和数等于或大于10（1010），必须做+6（0110）校正，以恢复到8421码。,6.4.2 数据比较器,比较两个数码大小的电路称为数据比较器，简称比较器。参与比较的两个数码可以是二进制数，也可以是BCD码表示的十进制数或其他类数码。,1.一位比较器 设A、B是两个一位二进制数，比较结果为E，H，L。 E表示A=B，H表示AB，L表示AB， E，H，L三者同时只能有一个为1。即E为1时，H和L为0;H为1时，E和L为0;L为1时，H和E为0。,6.4.2 数据比较器,2.多位比较器 多位比较的规则是从高位到低位逐位比较。,4位比较器74LS58逻辑图,6.4.2 数据比较器,3.比较器的应用,串联方式位扩展,并联方式位扩展,精品课件！,精品课件！,本章