闩锁效应.ppt

1、微电子器件的可靠性,复旦大学材料科学系,1,微电子器件的可靠性 Microelectronics Reliability,第十二章CMOS电路的闩锁效应 (Latch-up Effect),微电子器件的可靠性,复旦大学材料科学系,2,NPNP可控硅的工作特性,可控硅的特性曲线,微电子器件的可靠性,复旦大学材料科学系,3,CMOS电路的闩锁效应,CMOS电路闩锁效应是在异常工作条件下， 引发的 CMOS 电路 中的寄生晶体管进入 的一种异常状态。 CMOS电路受激发发生闩锁效应时，电 路的 VDD 与VSS 间呈低阻状态，类似可控硅器件的特性。因而闩锁效应也成为可控硅效应。,微电子器件的可靠性,

2、复旦大学材料科学系,4,闩锁效应分类,如激发源去除后，电路仍保持低阻状 态，这种闩锁称为 自持的闩锁效应。如 激发源去除后，电 路返回原来的高阻 状态，则称为非自 持的闩锁效应。,微电子器件的可靠性,复旦大学材料科学系,5,闩锁效应的危害,进入低阻状态后，若外电路不能限制器件中电流的大小，可能有过量的电流流过电路，引起器件局部过热，发生金属化熔化或烧断，致使PN 结漏电流增加 或短路， 造成电路 失效。,微电子器件的可靠性,复旦大学材料科学系,6,CMOS电路中的寄生三极管,闩锁效应是一种寄生三极管效应。 CMOS电路中的各个P、N型区可组成若干个寄生 双极型三极管，组成四层的PNPN结构。

3、也可看作PNP三极管和 NPN三极管相互连接。,微电子器件的可靠性,复旦大学材料科学系,7,闩锁效应发生的机理,由一个 PNP三极管 及一个 NPN 三极管 相串接的 PNPN 四 层结构。在加 VDD 后，J1，J3 两个PN 结处于正向偏置，J2 处 于反向偏置。 Ic1 = II + ICO1 Ic2 = 2 I + ICO2 I = Ic1 + Ic2 由上两式得 I =(1 + 2 ) I + ICO1 + ICO2 I = (ICO1 + ICO2)/1 (1 + 2 ) 当(1 + 2 ) 1，电 路 总 电 流 I ,微电子器件的可靠性,复旦大学材料科学系,8,CMOS闩锁电路

4、模型,CMOS闩锁电路模型,微电子器件的可靠性,复旦大学材料科学系,9,发生闩锁效应的条件,发生闩锁效应的条件是 1+ 2 1， 若用三极管的共发射极电流放大系数 来表 示， 则为 1 2 1 这表明当两个寄生三极管的电流放大系数 达到一定值时，电流的增加会不受到限制， 这时就发生CMOS 电路的闩锁效应。,微电子器件的可靠性,复旦大学材料科学系,10,发生闩锁效应的条件,考虑了存在衬底电阻RS 和阱电阻 RW时，发生闩锁效应的临界条件是： NPN PNP 11 PNP)(IRSub +(IRW/PNP ) / 1IRSub IRW(1+(1/ PNP) 式中 IRSub 为流过衬底电阻的电流

5、，IRW 为流过阱电阻的电流。,微电子器件的可靠性,复旦大学材料科学系,11,发生闩锁效应的条件,CMOS 电路发生闩锁效要满足以下四个条 件： 电路能够进行开关转换，相关的PNPN结构回 路增益必须大于1； 寄生双极晶体管的发射极基极处于正向偏 置。最初仅一个晶体管处于正偏，当电流注 入后，引起另一个晶体管的发射极基极处 于正向偏置； 3.电流的电源能够提供足够高的电压，其数值大于或等于维持电压 ； 4.触发源能保持足够长的时间，使器件进入闩 锁状态。,微电子器件的可靠性,复旦大学材料科学系,12,CMOS电路闩锁效应的触发方式,1. 输入节点的上冲/下冲； 2.输出节点的上冲/下冲； 3.

6、 N 阱 的 雪 崩 击 穿； 4.从N阱到外部N形扩散区的穿通； 5. 衬底到内部P 扩散区的穿通； 6.寄生场区器件(寄生场效应管由N阱和离N 阱很近的N扩散区的场区形成)的穿通； 7. 光电流辐射； 8. 源漏结雪崩击穿； 9. 位移电流。,微电子器件的可靠性,复旦大学材料科学系,13,防止闩锁效应的措施,减小电流放大系数 增加扩散区的间距 增加阱的深度 采用保护环结构 减小寄生电阻 采用外延衬底,微电子器件的可靠性,复旦大学材料科学系,14,防止闩锁效应的措施,工艺技术措施 A. 减小材料的少数载流子寿命 如采用金扩散， B. 建立基区的减速场 建立基区减速场的 一个方法是在P 阱下面

7、加一个P埋层，自建电场和脉冲外扩散减速场，可使纵向PNPN的电流增益减小了两个数量级。 C. 采用肖特基势垒源漏极 它与扩散源漏 极相比，它的发射极注入效率要小得多。,微电子器件的可靠性,复旦大学材料科学系,15,防止闩锁效应的措施,设计方面的措施： 1。采用保护结构 保护结构有：少数载流子保护 结构和多数载流子保护结构。 少数载流子保护结构（通常称为保护环是用 来提前收集会引起闩锁的注入的少数载流子。它可以是受反向偏置的源漏极扩散区或是另 加的阱扩散区。 测量表明，注入P 衬底的电子，只有百分之几 能从包围寄生发射极的N阱保护环中逃逸。而 用P外延衬底 P 制造的同样结构，N阱保护 环中逃逸

8、的机率就降到百万分之几。,微电子器件的可靠性,复旦大学材料科学系,16,少数载流子保护结构,三种N保护环,微电子器件的可靠性,复旦大学材料科学系,17,防止闩锁效应的措施,2。多条阱接触 3。衬底接触环 4。紧邻源极接触,微电子器件的可靠性,复旦大学材料科学系,18,防止闩锁效应的措施,双极型耦工艺： 1。外延CMOS 2。较低薄层电阻的退化阱 3。衬底和阱的偏置 4。深槽隔离技术,微电子器件的可靠性,复旦大学材料科学系,19,闩 锁 效 应 的 试 验,目前常用的标准是美国电子工程协会( EIA Electronic Industres Association）制定的EIA/JESD 78 集成电 路闩锁试验 ( IC Latcu-Up Test ) . 闩锁试验包括电流试验（I Test) 和电源电压过压试验(Vsupply Over Voltage Test)。,微电子器件的可靠性,复旦大学材料科学系,20,电流试验,电流试验时，通过试 验端向器件注入一定 量的电流，检查在该 注入电流下，电路是 否会进入闩锁状态。 注入电流包括正电流和负电流两个极性。 试验端的状态包括逻楫高和逻辑低两个状态。 正注 入电流的一般是100mA +Inom或 1.5Inom 中的 数量大的一个。 负注入电流的一般是100mA 或0.5Inom 中的数量大的一个。试验时，电源电压 是最大工作电