微机原理与接口技术[5-2].ppt

1、微型计算机原理与接口技术,第七讲,2,5- 4 CPU与存储器的连接,CPU与存储器的连接时要考虑以下几个问题：,（1）CPU总线的负载能力,一般来说，CPU总线的直流负载能力可带一个TTL负载，目前存储器基本上是MOS电路，直流负载很小，主要负载是电容负载。因此在小型系统中，CPU可以直接和存储器芯片相连，在较大的系统中，必要时应加上数据缓冲器(例如74LS245)或总线驱动器来驱动存储器负载。,CPU在取指令和读/写操作数时，有它自己固定的时序，应考虑选择何种存储器来与CPU时序相配合。若存储器芯片已经确定，考虑如何实现Tw周期的插入。,（2）CPU的时序和存储器存取速度之间的配合,3,5

2、- 4 CPU与存储器的连接,CPU与存储器的连接时要考虑以下几个问题：,（3）存储器的地址分配和片选,（4）控制信号的连接,内存分为ROM区和RAM区，RAM又分为系统区和用户区，每个芯片的片内地址，由CPU的低位地址来选择。一个存储器系统有多片芯片组成，片选信号由CPU的高位地址译码后取得。应考虑采用何种译码方式，实现存储器的芯片选择。,4,5- 4 CPU与存储器的连接,一、存储器的地址选择,存储器的寻址必须有两个部分：低位地址线连到所有存储器芯片，实现片内寻址；将高位地址线通过译码器或线性组合后输出作为芯片的片选信号，实现片间寻址。,1、线性选择方式,无论ROM或RAM芯片，芯片引脚都

3、包括地址线、数据线、读/写控制线和片选CS线，只有片选信号CS有效时，才可能对该芯片进行操作。,例5-1：RAM芯片Intel 6264容量为8K8位，用2片静态RAM芯片6264，组成16K8位的存储器系统。地址选择的方式是将地址总线低13位(A12A0)并行地与存储器芯片的地址线相连，而CS端与高位地址线相连。,5,5- 4 CPU与存储器的连接,6,为区分两不同的芯片，用A13A19中任一根地址线来控制，如图5-13所示，用A13来控制。 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 x x x

4、 x 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 可见，当A13=0时，选中1#芯片，在第一段中的地址范围为：0000001FFFH

5、，0400005FFFH，08000H09FFFH，0C0000DFFFH。在整个存储空间内共有164=64个重叠区。,5- 4 CPU与存储器的连接,7,A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 x x x x 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 1 0 1 0 0 0

6、0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 可见，当A13=1时，选中2#芯片，在第一段中的地址范围为：0200003FFFH，0600007FFFH，0A000H0BFFFH，0E0000FFFFH。在整个存储空间内共有164=64个重叠区。 采用线性控制方式时，不仅地址重叠，而且用不同的地址线作选片控制，它们的地址分配也是不同的。,5- 4 CPU与存储器的连接,8,线性选择特点：方式简单，节省译码电路，但地址分

7、配重叠，且地址空间不连续，在存储容量较小且不要求扩充的系统中，线性选择法是一种简单经济的方法。,2、全译码选择方式,全译码选择地址的方式是对全部地址总线进行译码，当有16根地址线时，可直接寻址64K字节单元。 例5-2：假设一个微机系统的RAM容量为4K字节，采用1K8的RAM芯片，安排在64K空间的最低4K位置，A9A0作为片内寻址，Al5A10译码后作为芯片寻址，如图5-20所示。,5- 4 CPU与存储器的连接,9,5- 4 CPU与存储器的连接,10,第一组：地址范围为000003FFH 第二组：地址范围为040007FFH 第三组：地址范围为08000BFFH 第四组：地址范围为0C

8、000FFFH,全译码方法选择地址，译码电路比较复杂，但所得的地址是唯一的连续的，并且便于内存扩充。,5- 4 CPU与存储器的连接,11,3、部分译码选择方式 部分译码选择方式是将高位地址线中的几位经过译码后作为片选控制，是线性选择法与全译码选择法的混合方式，通常采用3:8译码器74LS138，其管脚如图5.21所示。,5- 4 CPU与存储器的连接,次序,12,例5-3：如果要设计一个8K8的存储器系统，采用2K8的RAM芯片4片，选用A10A0作为片内寻址，用A13A11作为74LSl38的译码输入。 C B A A19 A18 A17 A16 A15 A14 A13 A12 A11 A

9、10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 X X X X X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Y0 1 1 1 1 1 1 1 1 1 1 1 X X X X X X 0 0 1 0 0 0 0 0 0 0 0 0 0 0 Y1 1 1 1 1 1 1 1 1 1 1 1 X X X X X X 0 1 0 0 0 0 0 0 0 0 0 0 0 0 Y2 1 1 1 1 1 1 1 1 1 1 1 X X X X X X 0 1 1 0 0 0 0 0 0 0 0 0 0 0 Y3 1 1 1 1 1 1 1 1 1 1 1 X X X X

10、 X X 1 0 0 0 0 0 0 0 0 0 0 0 0 0 Y4 1 1 1 1 1 1 1 1 1 1 1 X X X X X X 1 0 1 0 0 0 0 0 0 0 0 0 0 0 Y5 1 1 1 1 1 1 1 1 1 1 1 X X X X X X 1 1 0 0 0 0 0 0 0 0 0 0 0 0 Y6 1 1 1 1 1 1 1 1 1 1 1 X X X X X X 1 1 1 0 0 0 0 0 0 0 0 0 0 0 Y7 1 1 1 1 1 1 1 1 1 1 1,13,利用输出端Y0Y3作为片选信号，其地址分配为： 第一片：000007FFH，4000H4

11、7FFH，800087FFH,C000C7FFH 第二片：08000FFFH，48004FFFH，88008FFFH，C8000CFFFH 第三片：100017FFH，500057FFH，900097FFH，D000D7FFH 第四片：18001FFFH，58005FFFH，98009FFFH，D800CFFFH 若利用输出端Y4Y7作为片选信号，4片RAM芯片的地址分配又不同，分别为： 第一片：200027FFH，600067FFH，A000A7FFH，E000E7FFH 第二片：28002FFFH，68006FFFH，A800AFFFH，E800EFFFH 第三片：300037FFH，70

12、0077FFH，A000A7FFH，F000F7FFH 第四片：38003FFFH，78007FFFH，A800AFFFH，F800FFFFH 每片存储器的地址重叠区有16464个。,5- 4 CPU与存储器的连接,14,特点： 部分译码方式的可寻址空间比线性选择范围大，比全译码选择方式的地址空间要小。 部分译码方式的译码器比较简单，但地址扩展受到一定的限制，并且出现地址重叠区。 使用不同信号作片选控制信号时，它们的地址分配也将不同，此方式经常应用在设计较小的微型计算机系统中。,5- 4 CPU与存储器的连接,15,二、存储器的数据线及控制线的连接 1、存储器的数据线 与8086CPU相连的存

13、储器，从硬件角度看是用2个512K字节的存储体来组成的，它们分别称为低位（偶地址）存储体和高位（奇地址）存储体，用A0和BHE信号分别来选择两个存储体，用A19A1来选择存储体体内的地址。 若A0=0选中偶地址存储体，它的数据线连到数据总线低8位D7D0； 若BHE=0选中奇地址存储体，它的数据线连到数据总线高8位D15D8。 若读写一个字，A0和BHE均为0，两个存储体全选中。 2、存储器的控制线 8086CPU与存储器芯片连接的控制信号主要有地址锁存信号ALE，读选通信号RD，写选通信号WR，存储器或I/O选择信号MIO，数据允许输出信号DEN，数据收发控制信号DT/R，准备好信号READ

14、Y。 在最小模式系统配置中，数据线和地址线经过地址锁存器8282及数据收发器8286输出。,16,例5-4：要求用4K8的EPROM芯片2732，8K8的RAM芯片6264，译码器74LS138构成8K字ROM和8K字RAM的存储器系统，系统配置为最小模式。 （1）ROM芯片：8K字，4片2732，片内用12根地址线A1A12寻址。 （2）RAM芯片，8K字，2片6264，片内用13根地址线A1A13寻址。 （3）片选：74LSl38译码器输出Y0、Y1。,说明： ROM芯片由RD信号（连OE端）来完成数据读出。 RAM芯片由RD（连OE端）和WR（连WE端）来完成数据读/写，A0、BHE用来

15、区分数据线的低8位及高8位。 ROM芯片容量为4K8位，RAM芯片容量为8K8位，用A13和Y0输出进行二次译码，来选择两组ROM芯片。 74LS138译码器的输入端C，B，A分别连地址线A16 A14，控制端G1、G2A和G2B分别连M/IO和A17、A18。,5- 4 CPU与存储器的连接,17,图5-22 一个存储子系统例子,18,C B A A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Y0 1 1 1 1 1 1 1 1 1 1 1 1 1 X 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 Y0 1 1 1 1 1 1 1 1 1 1 1 1 1 X 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Y1 1 1 1 1 1 1 1 1 1 1 1 1 1,计算得到存