电子技术基础数字部分7.ppt

1、1,第7章,存储器,2,存储器的作用和目的,用来存储大量的二值数据，提供数据处理和计算时的数据缓存空间,3,存储器的分类,按照存储介质分： 磁介质存储器，如软盘，硬盘，磁带等 光介质，如光盘等 半导体介质，本章的主要内容，半导体存储器,4,存储器分类,按照存储器特性分 易失性(volatile)存储器，当外加激励条件变化时，存储的内容会丢失。比如掉电 非易失(nonvolatile)性存储器，当外加激励条件变化时，存储的内容不会因此而丢失。,5,存储器分类,按照操作特性分类 只读存储器（Read Only Memory） 可读写，随机访问存储器（Random Access Memory）,6,

2、7.1 ROM只读存储器,不可擦写存储器 ROM 一次可编程存储器（One Time Programmable） 可擦写存储器（PROM，EPROM，E2PROM，Flash闪存）,7,固定ROM（掩膜ROM）,二极管ROM结构,N沟道MOS管存储矩阵,掩膜技术制造，出厂后无法修改 二极管型、双极性三极管型、MOS管型,字、字长、地址、行、列,8,二维地址译码,目的：减少地址译码电路的复杂性,9,PROM结构,译码器输出高电平有效 熔断丝结构（或反熔丝PLICE结构）出厂时全部为“1”(0)，若使某些单元为“0” (1)，只需用专用编程器，加大电流将其烧断(接通)即可 熔丝烧断后不能恢复，PR

3、OM只能写一次,10,结构及符号,开启电压变高, 浮栅：一个无引线的栅极。当浮栅上无电荷时，为普通的N沟道MOS管（相当于存储数据“0”） 若漏-栅间加高压(25V)，产生的高能电子穿过绝缘层在浮栅上堆积负电荷 漏-栅间高压移去后，浮栅上电荷没有放电回路，负电荷被保留在浮栅上，使MOS管的开启电压升高 控制栅极的正常+5V电压不能产生正常的沟道，不能使MOS管导通。相当于该单元被写入“1” 消除浮栅上电荷可用紫外线或X射线照射，使浮栅上电子形成光电流而泄流（照射1530分钟） 数据写入和檫除均需专用设备,EPROM存储器叠栅管,11,E2PROM隧道MOS管结构,也是使用浮栅技术的可编程存储器

4、 “隧道效应”：若控制删-漏间加高压，形成强电场，电子穿过绝缘层在浮栅上堆积负电荷 相反，若控制删接地，漏极加一正电压，可产生相反的过程，即浮栅放电，即所谓的电檫除，电擦除过程就是改写过程 电檫除时间为毫秒数量级（按字檫除），大大快于EPROM 单电源供电（内部有电压提升电路）,12,快闪存储器存储单元的MOS管结构,结构与EPROM的MOS管类似，但有两点不同： 源极N区较大，并与浮栅有一个很小的重叠部分 浮栅与衬底之间的氧化绝缘层厚度更薄 写入方法类似于EPROM 擦除方法是利用“隧道效应”。在源极加正12V电压，控制栅为0电压，从而在重叠部分形成隧道，进行浮栅放电 数据的擦除和写入是分开

5、进行的 整片擦除，几秒钟即可完成 集成度高,13,ROM的应用,14,RAM的电路结构与工作原理SRAM存储单元,T1T4：NMOS非门构成基本RS触发器 T5, T6：本单元控制门，由行选择线Xi控制 Xi =1； T5, T6导通，触发器与位线连通 Xi =0； T5, T6截止，触发器与位线隔离 T7, T8：一列存储单元的公用控制门，由列选择线Yj控制 Yj =1； T7, T8导通，外部数据线与位线连通 Yj =0； T7, T8截止，外部数据线与位线隔离 读写条件： Xi = Yi =1，T5, T6 , T7, T8均导通,特点： 数据由触发器记忆，只要不断电，数据就能永久保存

6、管子多，功耗大,15,单管动态存储单元（Dynamic RAM）,为了提高集成度，目前大容量DRAM的存储单元普遍采用单管结构 存储单元电容CS 门控管T 杂散电容CW 读出时： CS上的电荷向CW上转移。因此，位线上电压VW为： 由于CS数值远小于CW，则VW很小，需输出放大器 由于CS电荷读出后减少，数据被破坏，需及时补充,戴维宁等效电路,单管动态存储单元,16,RAM的电路结构与工作原理DRAM存储单元,基于MOS管栅极电容的电荷存储效应 数据不能长久保存 漏电流 必须定期给电容补充电荷以避免数据的丢失再生或刷新 常见形式： 三管动态存储单元 单管动态存储单元,17,8K X 8bits

7、的SRAM结构IS61C64B,18,19,20,SRAM读时间参数,21,22,SRAM写操作时间参数,23,RAM存储器容量的字长（位数）扩展,通过芯片的并联方式实现 将RAM的地址线，读/写控制线和片选信号对应地并联起来，而各个芯片的数据I/O端作为字的各个位线,用4K4位RAM芯片构成 4K16位存储器系统,24,RAM存储器容量的字数扩展,字数扩展通过外加译码器，控制芯片的片选输入端来实现 例：用8K8位RAM芯片构成32K8位的存储器系统 使用一片2线4线译码器74139来提供4个片选信号 用最高位的相应地址(A14、A13)参与片选信号的译码 译码器的输出分别接至4片RAM的片选

8、信号,25,RAM存储器的特点比较,SRAM 使用灵活方便，易控制 速度快 数据的易失性，断电后不能保存 使用较多的晶体管/MOS管，电路复杂，集成度相对低 功耗大,DRAM 控制复杂，需刷新控制 速度慢 数据的易失性，断电后不能保存 使用较少的晶体管/MOS管，电路简单，集成度相对高 功耗小,26,7.3可编程逻辑器件简介,27,PLD原理- 乘积项,组合逻辑由乘积项阵列和乘积项选择矩阵产生组合逻辑 F=(A+B)*C*(/D)=A*C*/D + B*C*/D D触发器直接利用宏单元中的可编程D触发器来实现 时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器

9、的时钟端 可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚 以上步骤都是由软件自动完成，不需要人为干预 对于复杂电路，一个宏单元不能实现时需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入,28,29,典型的可编程器件的框图,EPLD(Erasable Programmable Logic Dvice) CPLD(Complex Programmable Logic Dvice) FPGA(Field Programmable Gate Array) 一个二维的逻辑块阵列 构成了PLD器件的逻辑组成核心 输入输出块 连接逻辑块

10、的互连资源 连线资源由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入输出块之间的连接,30,FPGA基本原理查找表（Look-Up-Table)的原理与结构,FPGA 多使用4输入的LUT 每一个LUT可以看成一个有4位地址线的161的RAM 当用户通过原理图或语言描述了一个逻辑电路以后，开发软件自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM 每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可 基于SRAM工艺，掉电后信息会丢失，需要外加一片专用配置芯片，在上电时由这个专用配置芯片把数据加载到FPGA中才可以

11、正常工作,31,LUT结构PLD的逻辑实现原理,A、B、C、D作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，实现组合逻辑 D触发器直接利用LUT后面D触发器来实现 时钟信号CLK由I/O脚输入后进入芯片内部时钟专用通道，直接连接到触发器的时钟端 可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚 以上步骤都是由软件自动完成，不需要人为干预 对于一个LUT无法完成的的电路，就需要通过进位逻辑将多个单元相连，这样FPGA就可以实现复杂的逻辑,32,Altera FLEX/ACEX 芯片的内部结构,主要结构： I/O块 LAB： 一个LAB包括8个逻辑单元（LE）,每个LE包括一个LUT，一个触发器和相关的相关逻辑 可编程行/列连线 RAM块 Altera其他系列，如APEX、Cyclone、Stratix的结构与此稍有不同,33,EPLD与FPGA比较,EPLD/CPLD 基于乘积项 分解组合逻辑功能强 一个宏