VGA简单图像显示控制模块设计

1、Quartus II EDA作品VGA简单图像显示器控制模块设计一、实验目的随着数字图像处理的应用领域的扩大，事实上，市政处理技术成为研究的热点。电子设计自动化(EDA)技术的迅猛发展为数字图像实时处理技术提供了硬件基础。其中，FPGA适用于处理某些基于像素级别的图像。液晶显示器和CRT显示器是通用显示器设备，目前广泛用于工作和生活。与嵌入式系统中常用的显示器设备相比，其优点包括显示器面积、丰富的颜色、携带信息、介面简单性等，如果应用于嵌入式系统，可以显着提高产品的视觉效果。为此，请尝试将VGA显示器控件转换为FPGA并实现。使用可编程设备CPLD/FPGA实现VGA彩色显示器控制器，可以在产

2、业现场使用许多实际应用程序。使用硬件描述语言VHDL为可编程设备设计功能模块，通过模拟合成，VGA显示器控制器可以显示各种图形、图像和文本，并实现动画效果。二、实验摘要1，VGA输出您可以使用FPGA设计与光栅LCD显示类似的VGA显示器控制器，以实现文本和简单的图表显示。工作时，您可以将显示内容转换为其字形，然后发送到FPGA以显示其内容。2，LCD1602显示器显示VGA图像输出信息。3、关键点控制选择要显示的图片或内容等。4、音响光学提示用于识别指示灯和蜂鸣器、警告提示或其他功能。5、VGA介面和设计参数VGA连接器是与显示器通信的唯一接口。通过CPLD/FPGA设备，您可以控制RGB信

3、号、行同步信号、现场同步信号等信号，并参考相关标准来控制VGA显示器。因此，了解介面标准、控制计时、设置适当的参数是系统设计的核心。参考VGA主要参数的产业标准，像素输出频率为25.175MHz是。线路频率(线路频率)为31.469KHz是。现场频率(刷新率)为59.94Hz。参数设计原理与行同步信号(Ts)和显示器信号(Tdis)之间的关系如图1所示。6、VGA图像控制器设计VGA图像控制器是较大的数字系统。采用模块化设计原则，参考自上而下节目设计思想，分离功能，分层设计。结合VHDL硬件描述语言设计和原理图设计，逐个模拟每个功能模块，成功通过了顶级VGA图像控制器的模块实体模拟。VGA控制

4、器主要包括卸载模块、显示器模块、分频模块、网格生成模块、汉字显示模块、图像控制模块、动画生成模块、LPM-ROM调用模块、EEPROM调用模块等。功能模块的VHDL设计包括：7，空白模块卸载模块是整个显示器控制器的核心部分，其中显示模块、汉字模块、彩色条模块、网格模块、动画控制模块、LPM-ROM调用模块等由卸载模块控制，同时生成行同步信号(HS)和现场同步信号(VS)。由于CLK频率相当高，像素速度也很高，为了观察HS、VS信号，已相应地降低了波形率。其中C 9.0是像素坐标值，L 8.0是扫描线信号，即像素的横坐标。8、显示器模块显示器模块是整个显示器控制器的重要组成部分。每个模块的输出数

5、据必须通过相应的模块进行处理并发送到显示器。显示器模块在VGA显示器控制器中扮演着非常重要的角色。三、基于FPGA的VGA图形控制器系统块图表根据自上而下的编程思想，通过模块化设计功能分离了VGA图形控制器，并对其进行了分层设计。使用VHDL硬件描述语言逐个说明每个功能模块，编译模拟，然后下载到硬件平台调试中。牙齿设计中的VGA控制器主要包括VGA定时控制模块、分频模块、汉字显示模块、图像控制模块、ROM读取模块等(请参阅图1)。图1基于FPGA的VGA图形控制系统块图表四、主要功能模块设计1 .VGA计时控制模块VGA定时控制模块是整个显示器控制器的关键部分，最终输出信号线、现场同步信号必须

6、严格按照VGA定时标准生成相应的脉冲信号。对于普通VGA显示器，前导行包括G、R、B (3基本颜色信号)、HS(行同步信号)和VS(现场同步信号)的5茄子信号。驱动5个信号计时时，VGA显示器必须严格遵守VGA产业标准，即640 Hz 480 Hz 60Hz模式。对于VGA显示器，每个像素的输出频率为25。175MHz，因此使用50MHz的时钟信号通过2分割模块获得25MHz的输入时钟脉冲。根据VGA计时标准，行同步信号为HS，行周期为31 .78s，每个显示行包含800点。其中，640点是有效显示器区域，160点是行移除区域，每行有一个脉冲。牙齿脉冲的低水平宽度为3 .81s(即96个脉冲)

7、。场同步信号到场周期16.683毫秒，每场525行，480行有效地显示行，45行显示场移除区域，每场比赛都有脉冲。牙齿脉冲的低级宽度为63s (2行)。图2 VGA线扫描、现场扫描定时图表根据牙齿标准，根据相应的像素数和扫描行数分割输入25MHz时钟脉冲，以获得满足时间要求的最后行频率和刷新频率。使用Altera的QuartusII软件编译和模拟VHDL语言中描述的VGA时序控制模块，可以获得行同步信号HS、场同步信号对S的时序模拟波形。3、实验阶段副程式1 .mega function wizard :% LPM _ rom %GENERATION:标准版VERSION: WM1.0模块：

8、altsyncramFile Name: imgrom.vhdMegafunction Name(s):Altsyncramthis is a wizard-generated file . do not edit this file！4.1内部版本181 06/29/2004 SJ池版本版权所有(c) 1991-2004 altera corporationAny megafunction design，and related netlist(encrypted or decrypted)，Support information，device programming or simulatio

9、n file，and any otherassociated documentation or information provided by altera or a partnerunder alteras mega function partnership program may be used onlyto program PLD devices(but not masked PLD devices)from altera . anyother use of such mega function design、netlist、support information、device prog

10、ramming or simulation file，or any other related documentationor information is prohibited for any other purpose，including，but notLimited to modification、reverse engineering、de-compiling、or use withAny other silicon devices，unless such use is explicitly licensed undera separate agreement with altera

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12、a mega functionPartner、remains with altera、the megafunction partner、or their respectiveLicensors.no other licenses，including any licenses needed under any thirdPartys intellectual property，are provided here in。LIBRARY IEEEUSE IEEE . STD _ logic _ 1164 . all；LIBRARY altera _ mfuse altera _ MF . alter

13、a _ MF _ components . all；ENTITY imgrom ISPORT(请参阅)address : in STD _ logic _ vector(11 down to 0)；Inclock: IN STD _ LOGICq : out STD _ logic _ vector(2 down to 0)；END imgromARCHITECTURE SYN OF imgrom ISsignal sub _ wire 03360 STD _ logic _ vector(2 down to 0)；COMPONENT altsyncram常规(intended _ devic

14、e _ family 3360 string；width _ a : natural；Widthad _ a: NATURALNumwords _ a: NATURALOperation _ mode: STRINGOutdata_reg_a:字串；Address _ aclr _ a3360stringOutdata _ aclr _ a3360stringWidth _ byteena _ a: NATURALInit _ file: STRINGLpm_hint:字串；Lpm_type:字串)；通信端口(Clock0: IN STD _ LOGICaddress _ a : in STD

15、 _ logic _ vector(11 down to 0)；q _ a 3360 out STD _ logic _ vector(2 down to 0)；END COMPONENT贝金q=sub _ wire 0(2 DOWNTO 0)；altsyncram _ component : altsyncram一般贴图(intended _ device _ family= cyclone ，宽度_ a=3，Widthad_a=12，Numwords_a=4096，Operation_mode=ROM ，Outdata_reg_a=UNREGISTERED ，Address_aclr_a=

16、NONE ，Outdata_aclr_a=NONE ，Width_byteena_a=1，Init_file=。/IMGROM.mif 、LPM _ hint= enable _ runtime _ mod=yes，instance _ name=romn ，Lpm_type=altsyncram )，以获取详细信息连接埠地图(Clock0=inclock，Address_a=address，Q_a=sub_wire0)；END SYNCnx档案retrieval inforetrieval info : private : width data numeric 3 retrieval inf

17、o : private : width addr numeric 12 retrieval info : private : num words _ a numeric 4096 retrieval info : private : intended _ device _ family string cyclone retrieval info : private : single clock numeric 0 retrieval info : private 3360 used qram numeric 0 retrieval info : private 3360 reg addr numeric 1 retrieval info : private 33