Verilog HDL 二位BCD码加法器

1、一 系统模块实现方案主模块 实现 /*主模块*/module BCD(A0,A1,B0,B1,displayA0，displayA1，displayB0，displayB1，displayS0，displayS1，displayS2); /主模块端口input 3:0A0; /考虑到A0、B0、A1、B1的值可能超过十进制数8，顾定义长度为4位； input 3:0A1; input 3:0B0; input 3:0B1; output 6:0displayB0；output 6:0displayB1；output 6:0displayA0；output 6:0displayA1；output

2、 6:0displayS0；output 6:0displayS1；output 6:0displayS2；reg 3:0S0; reg 3:0S1; reg 3:0S2; reg 4:0C0; reg 4:0C1; reg 4:0T0; /低位和值可能超过16，所以定义T0、T1长度为5； reg 4:0T1; reg 4:0Z0; reg 4:0Z1; always /不停重复；begin T0=A0+B0; /低位相加和值赋T0； if(T09) begin Z0=10; /如果低位相加有进位，则赋值Z0=10； C0=1; /如果T09,则有进位，此时C0=1；end else beg

3、in Z0=0; C0=0; end begin T1=A1+B1+C0; /高位为A1加B1再加进位C0，赋值给T1； if(T19) begin Z1=10; C1=1; end else begin Z1=0; C1=0; end end begin S0=T0-Z0; /和值S0到S1赋值； S1=T1-Z1; S2=C1; end end display in0(displayA0,A0);display in1(displayA1,A1);display in2(displayB0,B0);display in3(displayB1,B1); display out0(displa

4、yS0,S0);display out1(displayS1,S1);display out2(displayS2,S2); endmodule说明由于实验所用开发板芯片应用EP2C35F672C6，不设置时序，always结构让程序处于不停执行状态。 译码显示模块实现/*七段数码管显示译码器*/module decode4_7(decodeout,indec);output6:0 decodeout;input3:0 indec;reg6:0 decodeout;always (indec)begincase(indec) /用case 语句进行译码4d0:decodeout=7b10000

5、00;4d1:decodeout=7b1111001;4d2:decodeout=7b0100100;4d3:decodeout=7b0110000;4d4:decodeout=7b0011001;4d5:decodeout=7b0010010;4d6:decodeout=7b0000010;4d7:decodeout=7b1111000;4d8:decodeout=7b0000000;4d9:decodeout=7b0010000;default: decodeout=7bz;endcaseendendmodule说明此处采用老师提供PDF里面的四输入七段数码管显示译码器模块，四个输入端口，

6、七个输出端口分别对应数码管的七段LED灯，LED灯由低电平控制。二 结果与讨论出现的问题以及解决过程A 一开始输出端口为s0，s1，s2，无法对应七段数码显示管，后来把它当成变量换成七位输出端口对应数码管成功。B 一些语法错误比如缺少end，缺少“；”号，以及输出对象被说明为wire类型。后来编译过程中排除了语法错误，把错误说明wire类型与reg类型更改修正。仿真的结果波形仿真开发板仿真结果三 实验总结 此次实验内容虽然说不是很困难，甚至应该说这是一个入门级的小实验，但是前前后后也是花了我很多脑细胞和时间，跑了很多次实验室，才搞定。通过此次实验，首先是对Verilog HDL语言的设计思想有了深入理解，将这种自顶向下的设计理念运用于实践中，设计2位BCD码加法器，突出了Verilog HDL作为硬件描述语言的良好可读性和可移植性，对上学期所学的而理论知识有了深刻的