设计和修改计数器进制的方法

1、实验七 计 数 器一、实验目的1 熟悉由集成触发器构成的计数器电路及其工作原理。2 熟练掌握常用中规模集成电路计数器及其应用方法。二、实验设备和器材1数字实验箱： 一台2集成电路：74LS112、74LS74、74LS193、74LS00、74LS08各一片选用：74LS20、74LS21、74LS32、 74LS161、74LS1903示波器： 一台三、实验原理和电路 所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。计数器电路主要由触发器并配以少量门电路组成。计数器种类繁多，根据计数体制的不同，计数器可分成二进

2、制（即2n进制）计数器和非二进制计数器两大类。在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。根据计数方法，计数器可分为加法计数器随着计数脉冲的输人而递增计数；减法计数器随着计数脉冲的输人而递减计数；可逆计数器既可递增计数，也可递减计数。根据计数脉冲引入方式不同，计数器又可分为同步计数器在同一计数脉冲（CP）的作用下，计数器中的触发器同时改变状态；异步计数器在同一计数脉冲（CP）的作用下，计数器中的触发器状态改变不是同时发生。 1异步二进制加法计数器图7.1异步二进制加法计数器原理(a)、(b)异步二进制加法计数器结构比较简单。图7.1（a）所示为4位二进制（十六进制

3、）异步加法计数器的逻辑图，触发器选用双JK触发器74LS112接成T触发器形式。图7.10（b）和（c）分别是其状态图和时序图（即波形图）。计数脉冲CP由触发器FF0的CP端输入。由于74LS112是CP下降沿触发的，因此CP的每个下降沿使FF0触发翻转，Q0改变状态；触发器FF1的CP端接在Q0上，当Q0由10时，其下降沿使FF1触发翻转，Q1改变状态；其余各级触发器的连接情况与FF1相同，即后级（高位）的CP连接前级（低位）的Q，前级（低位）Q的下降沿使后级（高位）触发翻转，依次类推。由于各个触发器的触发不是与计数脉冲信号（CP）同时进行的，所以称为异步计数器。图7.1 异步二进制加法计数

4、器原理(c)由状态图可以看出，每输入一个计数脉冲CP，Q3Q2Q1Q0的状态改变一次，状态组合的变化规律符合二进制数的计数规则，因此可作为二进制数器使用。图中由4个触发器组成的计数电路从起始态Q3Q2Q1Q0=0000，到Q3Q2Q1Q0=1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M16）。由时序图可以看出：对应计数脉冲CP由10的每个下降沿，Q0翻转；当Q0由10时，Q1翻转；当Q1由10时，Q2翻转；当Q2由10时，Q3翻转。图7.2 异步二进制减法计数器原理 (a)、(b) 从时序图还可看到，Q0 的周期是CP周期的二倍；Q1是Q0的二倍，CP的四倍；Q

5、2是Q1 的二倍，Q0 的四倍，CP的八倍；Q3是Q2 的二倍，Q1 的四倍，Q0 的八倍，CP的十六倍。所以Q0、Q1、Q2、Q3 分别实现了对CP的二、四、八、十六分频，这就是计数器的分频作用。 2异步二进制减法计数器图7.2为异步二进制减法计数器的逻辑图、状态图和时序图。异步二进制减法计数器原理可参考异步加法计数器，将图7.1（a）所示加法计数器电路图中的接线改接：将后级触发器CP端由原来接前级的Q端，改接为前级端即可组成。图7.2 异步二进制减法计数器原理 (c)3 D触发器组成异步计数器图7.3 用双D触发器74LS74组成的异步二进制加法计数器电路和时序图使用D触发器也可构成异步二

6、进制计数器。使用双D触发器74LS74构成的4位二进制加法计数器的逻辑电路如图7.3（a）所示，图中的D触发器被改接为T触发器。注意：因为D触发器74LS74是CP脉冲的上升沿触发，用D触发器构成加法计数器时，后级CP必须与前级的端连接，才能具有加法计数功能。连接方式与下降沿触发器组成减法计数器的电路相同。请认真观察时序图。4其它进制异步计数器在实际应用中，往往需要不同的计数进制以满足各种不同的要求。如电子钟里需要六十进制、二十四进制，日常生活中需要的十进制，等等。当用触发器组成计数器时，通过按一定的逻辑关系连接各级的时钟端CP、控制端J、K、D、T、输出端Q、和复位、置位端，可以构成任意进制

7、的计数器。对于定制式集成电路计数器，一般以“复位法”、“置位法”构成各种进制计数器，其原理后述。十进制是人们日常生活中最常用的计数制。在十进制计数器中用二进制代码来表示十进制数，称为BCD码(Binary-Coded Decimal notation)，BCD码的编码方式有多种，使用最多的是8421码。图7.4中的电路是一种由JK触发器构成的异步十进制加法计数器电路，按照8421码规律递增计数。电路中FF0为1位二进制计数器，FF1、FF2、FF3组成五进制计数器，两者串连，组成十进制计数器。图7.4 异步十进制（8421码）加法计数器的逻辑图、状态图和时序图要组成100进制8421码计数器，

8、只要把两个十进制8421码计数器级联起来即可实现。5同步计数器上述的异步计数器具有电路结构简单的优点，但由于电路中触发器状态的改变不是同时发生的，当计数脉冲输入后，需要经过一段时间才能使全部触发器的状态稳定，这样必然会影响电路的工作速度，不适宜在较高频率的场合中使用。同步计数器中各触发器的CP端连接在一起，当计数脉冲来到后，全部触发器同时被触发，因此适于工作在高频场合。同步计数器也有各种进制的加法、减法计数器。因同步计数器的电路结构较复杂，一般都制作成中规模集成计数器电路。受篇幅限制，本书不介绍其电路结构原理，必要时可参看有关书籍。6集成计数器 目前，在实际工程应用中，我们已经很少使用小规模的

9、触发器去拼接成各种计数器，而是直接选用集成计数器产品。以下介绍几种常用的集成计数器的控制特性和使用方法： 有超前进位，当加计数至1111时，在CPu的低电平期间，进位输出端输出一个宽度约等于CPu低电平部分的低电平脉冲；当减计数至0000时，在CPd的低电平期间，借位输出端输出输出一个宽度约等于CPd低电平部分的的低电平脉冲。 当把和分别连接后一级的CPD和CPU即可进行级联计数。时钟同步十进制加减计数器74LSl92、双时钟同步4位二进制加减计数器74LSl93:图7.5 双时钟双时钟同步加减计数器74LSl92、4LSl93的逻辑符号和引脚图74LS192、74LS193是具有双时钟（两个

10、CP端）的可异步清零、可预置数的同步加减计数器，它们的控制功能和引脚完全相同，但74LS192是十进制计数器，而74LS193是4位二进制计数器。逻辑符号和引脚图见图7.5，控制功能见表7.1，74LS193的时序图见图7.6 。74LS192、74LS193功能说明： 异步清零。当清零端（CR）为高电平时，不管时钟端（CPd、CPu）状态如何，即可完成清零作用。 异步预置。为低电平时，不管时钟端（CP）状态如何，输出端（Q0Q3）与数据输入端（d0d3）相同。 同步计数,作用在CPu 上的CP脉冲上升沿，使计数器进行加法计数；作用在CPd上的CP脉冲上升沿，使计数器进行减法计数，计数是同步的

11、。当进行加法计数或减法计数时，可分别使用CPu端或CPd端，不使用的CP端应为高电平。 有超前进位，当加计数至1111时，在CPu的低电平期间，进位输出端输出一个宽度约等于CPu低电平部分的低电平脉冲；当减计数至0000时，在CPd的低电平期间，借位输出端输出输出一个宽度约等于CPd低电平部分的的低电平脉冲。 当把和分别连接后一级的CPD和CPU即可进行级联计数。 有超前进位，当加计数至1111时，在CPu的低电平期间，进位输出端输出一个宽度约等于CPu低电平部分的低电平脉冲；当减计数至0000时，在CPd的低电平期间，借位输出端输出输出一个宽度约等于CPd低电平部分的的低电平脉冲。 当把和分

12、别连接后一级的CPD和CPU即可进行级联计数。 有超前进位，当加计数至1111时，在CPu的低电平期间，进位输出端输出一个宽度约等于CPu低电平部分的低电平脉冲；当减计数至0000时，在CPd的低电平期间，借位输出端输出输出一个宽度约等于CPd低电平部分的的低电平脉冲。 当把和分别连接后一级的CPD和CPU即可进行级联计数。表7.1 74LSl92、74LS193功能表输 入输 出CRCPuCPdD0D1D2D3Q0 Q1 Q2 Q3HLLLLLHHHHHHHd0d1d2d3L L L Ld0 d1 d2 d3加 计 数减 计 数保 持H高电平 L低电平 任意 低到高电平跳变（上升沿）d0 d

13、1d2d3D0D1D2D3的稳态输入电平时序图说明： 从左至右按时序查看。 长虚线表示状态不定或无关。 D3D2D1D0初始值为1101B=13 CR1异步清零。清零后，Q3Q2Q1Q0=0000 =0异步置数，置数后，Q3Q2Q1Q0 = D3D2D1D01101B CPu的上升沿开始加法计数，从1101B开始递增。 当Q3Q2Q1Q01111B时，对应CPu的下降沿产生进位负脉冲。 CPd的上升沿开始减法计数。 Q3Q2Q1Q00000B时，对应CPd的下降沿产生借位负脉冲。图7.6 74LS193时序图74LS192、74LS193的引出端符号说明（引脚功能）：借位输出端（低电平有效）进

14、位输出端（低电平有效） CPd 减计数时钟输入端（上升沿有效）CPu加计数时钟输入端（上升沿有效）CR异步清零端（高电平有效）D0D3 并行数据输入端 异步并行置入控制端（低电平有效）Q0Q3 输出端（Q0是低位）6 任意进制计数器大批量生产的集成电路计数器一般都是做成4位二进制或十进制方式，难以满足形形色色的使用要求。因此必须进行进位制变换，以产生任意进制计数器。 复位法（置零法）大多数集成计数器都有清零端，因此可以采用复位法完成进制的变换。复位法的原理：设原有的计数器是N进制，现在要改为M进制（MN）。设由S0状态开始计数（S0一般为0），输入M个脉冲后，进入到SM状态。如果这时利用SM状

15、态产生一个复位信号使电路置为S0状态，便可跳过（NM）个状态而得到M进制计数器了。例如要将“4位二进制计数器”转变为“十进制计数器”，“4位二进制计数器”是十六进制计数器（N=16），十进制计数器（M10）,起始状态S00000，复位状态SMQ3Q2Q1Q01010B（数字后缀B表示是二进制数），利用SM将计数器复位，便可跳过（NM16106）个状态，得到十进制计数器了。按照以下公式组成电路：式中：R 复位信号； 表示“与”运算；QI 表示SM状态为“1”的那些Q例如M=10（十进制），则SMS10Q3Q2Q1Q01010，其中等于“1”的QI是Q3和Q1 。因此：当M10时，复位信号RQ3Q

16、1图7-7（a） 将74LS193改为十进制计数器（a）复位法可用“与门”将Q3和Q1相与得到复位信号，接至计数器的清零端（须注意清零信号所需何种电平）。上面的公式适用于异步清零的计数器，例如74LS160、4LS161、74LS190、74LS191、74LS192和74LS193等。对于同步清零的计数器例如74LS162、74LS163等，有了清零信号后并不能马上清零复位，要在CP有效沿的同时作用下才能清零，因此应将SM前一个状态作为复位状态。例如用74LS163组成十进制计数器，应在输入9个计数脉冲，状态变为1001时，便产生复位信号，这时状态停留在1001状态，并不复位，等到第10个计

17、数脉冲上升沿到来时，计数器才复位至0000，这样才能符合十进制计数规则。图7.10（a）是用复位法将4位二进制计数器74LS193改为十进制计数器的电路。状态图见图11（a）。由于74LS193是异步高电平清零的，所以当计数至1010时，CRQ3Q11，马上使计数器清零，从0000状态从新开始计数。改变与门的连接的QI端，可用74LS193构成小于模16的任意进制计数器。(b)第一种置位法 置位法有些集成计数器没有复位端，例如74LS190、74LS191，故不能采用上述的复位法来改变进制。但有置位端的集成计数器，可采用“置位法”来组成任意进制计数器。将N进制计数器改变成M进制计数器时，需要跳

18、过（NM）个状态，可采用的置位法有两种：方法一、在计数到最大值时，置入某个最小值（不是0），作为下一次计数循环的起点；(c) 第二种置位法图 7.7(b)、(c) 将74LS193改为十进制计数器方法二、在计数到某个值时给计数器置入最小值（0），中间跳过NM个状态。置位法应用实例：图7.7（b）所示是用第一种置位法将4位二进制计数器改为十进制计数器的电路，状态图见图11（b）。74LS193的置数是异步的，只要在CR为低电平时，在端给一个低电平，就可将D1D3的数据置入Q3Q1。由于需要跳过（16106）个状态，因此预置数为6（0110B）,计数开始前，先在数据端预置为D3D2D1D00110

19、，并给端一个低电平，将0110并行置人计数器中，然后以6为基值向上计数（即011001111111）。当计至15（1111B）时，正好10个状态，在CP由高电平变为低电平后产生低电平的进位信号（参看图7.9中74LS193的时序图。端是进位输出端，低电平有效）。将接到作为置数信号，便可使电路循环计数。这种电路的使用稍嫌麻烦，因为必须在计数开始前进行跳过(b) 第一种置位法状态图(a) 复位法状态图(c) 第二种置位法状态图图7.8 置位法、复位法改变进制的状态图一次手动置位，将最小状态（0110B）置入计数器中，才能保证计数正确。图7.10（c）电路所示为第二种置位法组成的十进制计数器，状态图

20、见图11（c）。计数从0开始，当计数至10（1010B）时，产生置位信号，将计数器状态置为0000B。多位计数器：实际应用中，一位十进制计数器和4位二进制计数器显然不能满足要求，按照计数器的控制要求，可以很方便的将1位十进制计数器或4位二进制计数器连接成多位计数器，并可使用上述的“复位法”和“置位法”作出任意进制多位计数电路。四、实验内容及步骤将数字箱中的逻辑开关分为两组：“逻辑开关”用于功能控制“数据开关”用于置数控制记清位置（高位（Q3）在左边）。注意连接5V电源。1 异步二进制加法计数器 在实验箱中按图7.1（a）接线，组成4位异步二进制加法计数器电路。清零端接逻辑开关。 将计数器的“计

21、数脉冲输入端（CP）”接实验箱单次脉冲（Single Pulse）“”插口，端接实验箱上的逻辑开关K，Q3 、Q2、Q1 、Q0接状态灯。注意：为了便于观察，Q3（高位）应位于最左边，Q0（低位）位于最右边，Q3 、Q2、Q1 、Q0应自左至右顺序排列。 接通数字实验箱电源，扳动复位开关K为低电平，将计数器清零（平时K应为高电平）。 按动单次脉冲按钮，输入CP脉冲，计数器按二进制工作方式工作。这时Q3 、Q2、Q1 、Q0 的状态变化应与图7.1 （b）中状态图一致。如不一致，则说明接线有误或触发器损坏，需排除故障后，继续实验论证。 将计数器的“计数脉冲输入端（CP）”改接至实验箱连续脉冲(P

22、ulse Output)插口上，观察计数器的分频作用（注意：必须先断开与“单次脉冲”连线，再接到“连续脉冲”输出上），方法如下：i. 给脉冲信号源（Pulse Souse）加5V电源。ii. 将双踪示波器的“Y1探头”与实验箱的“连续脉冲(Pulse Output)输出”插口连接。将“脉冲信号源”的“波段开关（Fre.-Rang）”位于20KHz位置，调节示波器出现稳定波形。用示波器观察波形的周期，并调节实验箱“频率调节旋钮（Fre.-Adj.）”使输出脉冲信号的周期为100毫秒（MS）（输出频率为10KHz）。iii. 将示波器调至“双踪”方式，Y1探头连接CP端，Y2探头依次与Q3 、Q2

23、、Q1 、Q0连接，依次观察CP与Q3 、Q2、Q1 、Q0波形的关系，示波器的“扫描时间”在观察Q3时调好后不要改变，使波形便于观察，注意输出波形触发沿的位置和信号的周期，与图7.1(c)的波形相比较并记录。 2异步二进制减法计数器 按图7.2 （a）接线，将电路改接为异步二进制减法计数器。实际上只要改动触发器Q3 、Q2、Q1 的CP端的接线即可。 将计数器的“计数脉冲输入端（CP）”接实验箱单次脉冲（Single Pulse）“”插口，端接实验箱上的逻辑开关K，Q3 、Q2、Q1 、Q0接状态灯。 接通数字实验箱电源，扳动复位开关K为低电平，将计数器清零（平时K应为高电平）。 按动单次脉

24、冲按钮，输入CP脉冲，计数器按二进制工作方式工作。这时Q3 、Q2、Q1 、Q0 的状态变化应与图7.1 （b）中状态图一致。如不一致，则说明接线有误或触发器损坏，需排除故障后，继续实验论证。 将计数器的“计数脉冲输入端（CP）”改接至实验箱连续脉冲(Pulse Output)插口上，观察计数器的分频作用（方法同加法计数器），与加法计数器波形相比较。记录波形（选作）。3. 用D触发器构成计数器按图7.3（a）接线，组成上升沿4位二进制（六进制）异步加法计数器，重复以上JK触发器的实验步骤，验证上升沿异步计数器的功能。与下降沿异步计数器波形比较（注意状态改变与有效触发沿的位置），方法同上。(通过

25、从本实验可以发现，尽管都是加法计数器，但用D触发器构成与用JK触发器构成的电路CP端接线却不一样，原因是“74LS74双D触发器”为上升沿触发，而“74LS112双JK触发器”为下降沿触发。为达到加法计数的目的，JK触发器的高位CP端接低位触发器Q端，而D触发器的高位CP端接低位触发器的端，与下降沿触发器构成的减法计数器电路相同。)5. 集成计数器双时钟同步二进制加减计数器74LS193的功能验证和应用74LS193功能全面，使用广泛。掌握了它的控制方法，对今后使用各种集成计数器都会方便。 将74LS193 芯片插入实验箱IC空插座中，按图7.10接线。16脚接电源十5V，8脚接地，D3、D2

26、、D1、D0接四位数据开关（D3在最左边），Q3、Q2、Q1、Q0、接状态灯（Q3在最左边），置数控制端、清零端CR分别接逻辑开关K1 、K2，CPD接K3，CPU接单次脉冲输出端（）。接线完毕检查无误后（注意元件方向），接通电源，进行74LS193功能验证。 清零：验证CR高电平异步清零功能。拨动逻辑开关K21（CR为高电平），则输出Q3Q0 全为0，状态灯应全灭。进行以下步骤时，必须将K2恢复为0。 置数：验证的低电平异步置位功能。设置数据开关使D3D2D1D01010，置逻辑开关K10 （0），K20（CR =0），这时输出Q0Q1Q2Q31010，即D3DO数据并行置人计数器Q端，若数

27、据正确，再设置D3DO为0111，重复上述操作，观察输出正确否）。如不正确，须找出原因。完成后将K1置1 。 保持功能：置K11，K20（即（ 1，CR 0），CPu=CPd=1，计数器输出Q0、Q1、Q2、Q3的状态灯应不变，这时为保持功能。 计数：i. 加法计数：将74LS193的CPu端与实验箱单次脉冲信号源的“”端相连，置K11，K20（即（1，CR0），K3=1（CPd1），使74LS193处于加法计数器状态。先将74LS193清零，按动单次脉冲按钮输入计数脉冲CP，状态灯显示十六进制计数状态，即从0000000100101111进行顺序计数，当第15次按下按钮，计数到1111状态时

28、，注意观察按钮抬起时进位端（）状态灯灭，表示0，产生进位信号。将CPU改接至连续脉冲输出端（调连续脉冲频率约为1Hz），这时可看到二进制计数器连续翻转的情况。记录实验现象。选作：用10KHz连续脉冲输入，观察Q3Q1波形。ii. 减法计数：实验方法基本同加法计数实验。CPu端改接K3 ，令CPu1，将端CPd端与单次脉冲信号的“”端相连，则74LS193处于减法计数器状态。将74LS193清零后，按动单次脉冲按钮输入计数脉冲，状态灯显示十六进制减法计数状态，即从00001111111011010000进行倒计数，当计到计数器全为0000时，借位端（）状态灯灭（即0）。将CPd改接至连续脉冲输出端（调连续脉冲频率约为f=1Hz