数字频率计的设计

1、 EDA技术实用教程 设计报告 题 目： 数字频率计的设计 学 院： 专 业： 班 级： 姓 名： 学 号： 目 录 引言一、设计任务书二、实验内容与要求三、实验仪器四、设计框图及整体概述五、实验思路六、各单元电路的设计方案及原理说明七、顶层原理图八、结果分析九、体会和总结 第 页引 言 在电子测量领域中，频率测量的精确度是最高的，可达1010E-13数量级。因此，在生产过程中许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度、加速度，乃至各种气体的百分比成分等均用传感器转换成信号频率，然后用数字频率计来测量，以提高精确度。 国际上数字频率计的分类很多。按功能分类，测量某种单一功

2、能的计数器。如频率计数器，只能专门用来测量高频和微波频率；时间计数器，是以测量时间为基础的计数器，其测时分辨力和准确度很高，可达ns数量级；特种计数器，它具有特种功能，如可逆计数器、予置计数器、差值计数器、倒数计数器等，用于工业和白控技术等方面。数字频率计按频段分类 (1)低速计数器：最高计数频率10MHz； (2)中速计数器：最高计数频率10100MHz； (3)高速计数器：最高计数频率100MHz； (4)微波频率计数器：测频范围180GHz或更高。单片机自问世以来，性能不断提高和完善，其资源又能满足很多应用场合的需要，加之单片机具有集成度高、功能强、速度快、体积小、功耗低、使用方便、价格

3、低廉等特点，因此，在工业控制、智能仪器仪表、数据采集和处理、通信系统、高级计算器、家用电器等领域的应用日益广泛，并且正在逐步取代现有的多片微机应用系统。单片机的潜力越来越被人们所重视。特别是当前用CMOS工艺制成的各种单片机，由于功耗低，使用的温度范围大，抗干扰能力强、能满足一些特殊要求的应用场合，更加扩大了单片机的应用范围，也进一步促使单片机性能的发展。数字频率计概述 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越

4、长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。本文数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。集成电路的类型很多，从大的方面可以分为模拟电路和数字集成电路2大类。数字集成电路广泛用于计算机、控制与测量系统

5、，以及其它电子设备中。一般说来，数字系统中运行的电信号，其大小往往并不改变，但在实践分布上却有着严格的要求，这是数字电路的一个特点。数字集成电路作为电子技术最重要的基础产品之一，已广泛地深入到各个应用领域。一、设计任务书1）设计一个8位具有较高精度数字频率计，测量范围为0000000099999999；2）应用QuartusII_7.2以自底向上层次化设计的方式设计电路原理图；3) 应用EDA实验开发板下载设计文件，实现电路的功能。4) 熟悉实验设备和软件，掌握实验操作。二、实验内容与要求 本实验要完成的任务就是设计一个频率计，系统时钟选择核心板上的20MHZ的时钟，闸门时间为1s（通过对系统

6、时钟分频得到），在闸门为高电平期间，对输入频率进行计数，当闸门变低的时候，记录当前频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量从外部输入的数字信号，否则测量系统数字时钟信号模块的数字信号。三、实验仪器 PC机、QuartusII软件、EDA实验箱四、实验思路本实验采用直接测频法进行频率测量。闸门时间固定为 1s，闸门信号是一个0.5Hz 的方波，在闸门有效（高电平）期间，对输入的脉冲进行计数，在闸门信号的下降沿时刻，所存

7、当前的计数值，并且清零所有的频率计数器。显示的内容是闸门下降沿时锁存的值。因为闸门时间我们设定为 1s，所以这种频率计仅能测出频率大于或者等于 1Hz 的情况，且频率越高，精度也越高。实际应用中，频率计的闸门时间是个可变量，当频率小于 1Hz时，闸门时间就要适当放大。采用一个标准的时钟，在单位时间内如：0.1秒对被测信号的脉冲进行计数，即为信号的频率。在设计频率计的时候，八个七段码管最多可以显示 99,999,999Hz，因此在设计时候用八个 4位二进制码（BCD 码）来表示，另外还必须有同样的八个 4位二进制码来对输入的频率进行计数，在闸门下降沿的时候，将后者的值锁存到寄存器中。其信号的时序

8、关系如下图 所示：五、设计框图及整体概述1.设计框图2、设计原理说明数字频率计是专门用于测量交流信号周期变化速度的一种仪器，频率的定义是每秒时间内交流信号（电压或电流）发生周期性变化的次数。因此频率计的任务就是要在1秒钟时间内数出交流信号从低电平到高电平变化的次数，并将测得的数据通过数码管显示出来。20MHz时钟信号通过模块VHDL语言源程序变成1Hz的时钟信号，1HZ经过分频产生3个电平信号，1秒脉宽的高电平提供给计数器工作；1秒脉宽的高电平提供给锁存器工作；0.5秒脉宽的高电平用于计数器清零。有了这三个电平信号，就可以用6片74192工作来计数000000999999。 六、各单元电路的设

9、计方案及原理说明1. 时钟分频模块 时钟分频原理图 原理：50MHz时钟信号通过模块VHDL语言源程序变成1Hz的时钟信号。Verilog代码： module fre_div(clk,clkout); /输入20MHz，输出分频到1Hzinput clk; output clkout;reg clkout;reg23:0 counter; / 中间变量counter定义为寄存器型parameter N=20_000_000; always(posedge clk) begin if(counter= N/2-1)beginclkout = clkout; counter=0;end else

10、counter=counter+1b1; endendmodule2. 时序产生模块时序产生原理图原理： 1Hz的时钟经过分频产生以下3个电平信号：1秒脉宽的高电平，提供给计数模块工作；1秒脉宽的高电平，提供给锁存模块工作；0.5秒脉宽的高电平，用于计数器清零。Verilog代码： module CTL (CLK, TSTEN, CLR_CNT, Load); input CLK; / 1Hz output TSTEN; / 计数器时钟使能 wire TSTEN; output CLR_CNT; / 计数器清? reg CLR_CNT; output Load; wire Load; reg

11、Div2CLK; always (posedge CLK) begin / 1Hz时钟2分频 Div2CLK = Div2CLK ; end always (CLK or Div2CLK) begin : xhdl_2 if (CLK = 1b0 & Div2CLK = 1b0) begin / 产生计势髑辶信号 CLR_CNT = 1b1 ; end else begin CLR_CNT = 1b0 ; end end assign Load = Div2CLK ; assign TSTEN = Div2CLK ;endmodule36位十进制计数模块图1图28位十进制计数原理图原理：将CN

12、T10D的CARRY_OUT端接下一个CNT10D的CLK端，进行进位。1个CNT10D能实现09的计数功能，取 8个CNT10D可以连成099999999的计数。工作时，当外来脉冲停止或EN为0，CLK为1，CLR为1，计数器停止计数，同时CLR工作，数据清零。CNT10D的verilog代码： module CNT10D (CLK, CLR, ENA, CQ, CARRY_OUT); input CLK, CLR, ENA; output3:0 CQ; output CARRY_OUT; wire3:0 CQ; reg CARRY_OUT; reg3:0 CQI; always (pose

13、dge CLK or posedge CLR ) begin if (CLR=1b1) CQI = 4b0000 ; else begin if (ENA=1b1) begin if (CQI 4b1001) CQI = CQI + 1 ; else CQI = 4b0000 ; end end end always (CQI) begin if (CQI = 4b1001) CARRY_OUT = 1b1 ; else CARRY_OUT = 1b0 ; end assign CQ = CQI ;endmodule4. 24位数据锁存模块32位数据锁存原理图原理：当Load为高电平时锁存器工

14、作，将数据锁定，将计数器输出的测量数据暂存起来，并提供给数码管显示。Verilog代码：module REG32B (Load, DIN, DOUT); input Load; input31:0 DIN; output31:0 DOUT; reg31:0 DOUT; always (posedge Load) begin : xhdl_1 / 时钟到来时，锁存输入示? DOUT = DIN ; end endmodule5. 数码管译码模块数码管译码原理图原理：Verilog代码：module seven_seg( clk ,rst_n,d,dig ,seg);input clk ; /20

15、MHzinput rst_n ; /复位信号，低电平有效input 31:0 d; /要显示的32位数据output 7:0 dig ; /位选信号output 7:0 seg; /段码dp到a由高到低排列parameter N= 20000; /分频系数reg clkout ; /扫描时钟reg 13:0cnt; /分频计数器reg 2:0 scan_cnt ; /扫描计数器 reg 3:0 disp_dat ; /每一位数码管待译码数据reg 7:0 dig;reg 7:0 seg_r;always ( posedge clk or negedge rst_n) /分频到1KHzbegin

16、 if (!rst_n)cnt = 0 ;else begin if(cnt= N/2-1)beginclkout = clkout; cnt=0;end else cnt=cnt+1b1; endendalways (posedge clkout or negedge rst_n) /产生扫描计数值 begin if (!rst_n) scan_cnt = 0 ; else scan_cnt = scan_cnt + 1b1; endalways ( scan_cnt,d) /8位数码管位选择，同时送相应要显示数据begin case ( scan_cnt )3b000 : begin di

17、g= 8b0000_0001;disp_dat= d3:0; end3b001 : begin dig= 8b0000_0010;disp_dat= d7:4; end3b010 : begin dig= 8b0000_0100;disp_dat= d11:8; end3b011 : begin dig= 8b0000_1000;disp_dat= d15:12; end3b100 : begin dig= 8b0001_0000;disp_dat= d19:16; end3b101 : begin dig= 8b0010_0000;disp_dat= d23:20; end3b110 : b

18、egin dig= 8b0100_0000;disp_dat= d27:24; end3b111 : begin dig= 8b1000_0000;disp_dat= d31:28; end default : begin dig= 8b0000_0001;disp_dat= d3:0; end endcaseendalways ( disp_dat ) /共阳极数码管译码begin case (disp_dat) 4h0 : seg_r = 8hc0; /显示0 4h1 : seg_r = 8hf9; /显示1 4h2 : seg_r = 8ha4; /显示2 4h3 : seg_r = 8

19、hb0; /显示3 4h4 : seg_r = 8h99; /显示4 4h5 : seg_r = 8h92; /显示5 4h6 : seg_r = 8h82; /显示6 4h7 : seg_r = 8hf8; /显示7 4h8 : seg_r = 8h80; /显示8 4h9 : seg_r = 8h90; /显示9 4ha : seg_r = 8h88; /显示a 4hb : seg_r = 8h83; /显示b 4hc : seg_r = 8hc6; /显示c 4hd : seg_r = 8ha1; /显示d 4he : seg_r = 8h86; /显示e 4hf : seg_r = 8h8e; /显示f default: seg_r = 8hff;/灭 endcaseendassign seg=seg_r; /取反变成共阴极段码endmodule 6、拨动开关二选一选择器 原理： Verilog代码：module SELECT (A,B,S1,S2,Y) ;input A,B;input S1,S2;output Y;reg Y;always (*) case (S1,S2) 2B00