正弦函数信号发生器的设计EDA课程设计报告

1、存档资料 成绩： 华东交通大学理工学院课 程 设 计 报 告 书所属课程： EDA技术及应用 设计题目： 正弦函数信号发生器的设计 分 院： 电 信 分 院 班 级： 通信工程 2008级 2班 姓 名： 骆 玉 春 学 号： 20080210420224 指导教师： 王 涛 实验地点： 实验楼五楼（EDA实验室506） 2010 年 6 月 19 日- 19 - / 21文档可自由编辑 华东交通大学理工学院 课程设计任务书专业：08通信工程 班级： 2班 姓名： 骆玉春 一、课程设计题目 正弦函数信号发生器的设计 二、课程设计工作：自 2011 年 6月 16 日起至 2011 年 6 月2

2、0 日止。三、课程设计的内容要求：1、识别各种Quartus II软件中各元件及其图形表示和文字符号。 2、学会如何使用Quartus II。 3、掌握VHDL语言的编程思想和VHDL语言的基本使用规则。 4、熟练掌握正弦函数信号发生器的工作原理，并读懂源程序。 5、按照编译、调试、仿真的正确步骤，并正确进行调试和仿真。 6、学会分析仿真图。 学生签名： 2011年 6月 19日 课程设计评阅意见序号项 目等级优秀良好中等及格不及格1课程设计态度评价2出勤情况评价3任务难度评价4工作量饱满评价5任务难度评价6设计中创新性评价7论文书写规范化评价8综合应用能力评价综合评定等级评阅人 职称 201

3、1 年 月 日 目 录课程设计评阅意见1目 录2第一章 设计目的3第二章 设计要求3第三章 设计内容3第四章 设计原理3第五章 设计步骤45.1建立.mif格式文件45.2建立.hex格式文件55.3定制LPM_ROM55.4完成顶层设计11第六章 课程设计总结13参考文献14 第一章 设计目的进一步熟悉QuartusII 6.0及其LPM_ROM与FPGA硬件资源的使用方法。培养动手能力以及谐作能力。第二章 设计要求1、CLK为12MHz。2、通过DAC0832输出正弦波电压信号，电压范围0-5V。3、通过仿真观察波形。第三章 设计内容在Quartus II上完成正弦波信号发生器的设计，包括

4、仿真和资源利用情况了解（假设利用Cyclone器件）。最后在实验系统上实测，包括FPGA中ROM的在系统数据读写测试和仿真测试。信号输出的D/A使用实验系统上的DAC0832。第四章 设计原理正弦波信号发生器的结构由四部分组成：1、计数器或地址发生器（这里选择6位）。2、正弦信号数据ROM（6位地址线，8位数据线），含有64个8位数据（一个周期）。3、VHDL顶层设计。4、8位D/A（实验中可用ADC0832代替）。图1所示的信号发生器结构框图中，顶层文件singt.vhd在FPGA中实现，包含两个部分：ROM的地址信号发生器，由6位计数器担任；一个正弦数据ROM，由LPM_ROM模块构成。L

5、PM_ROM底层是FPGA中的M4K模块。地址发生器的时钟CLK的输入频率与每周期的波形数据点数（在此选择64点），以及D/A输出的频率f的关系是：f=fo/64VHDL顶层设计 singt.vhd波形数据输出8位D/A正弦波数据存储ROM6位计数器（地址发生器） 图1 正弦信号发生器结构框图第五章 设计步骤首先确定如图1中所示的波形数据文件。Quartus II能接受的LPM_ROM模块中的初始化数据文件的格式有两种：Memory Initialization File文件（.mif 文件）格式和Hexadecimal（Intel-Format）File文件（.hex文件） 格式 。 5.1

6、建立.mif格式文件首先在Quartus II中选择ROM数据文件编辑窗口，即在File菜单中选择New并在New窗口选择Other file页，再选择Memory Initialization File项，单击OK按钮后产生ROM数据文件大小选择窗口。根据64点8位正弦数据的情况，可选ROM的数据数Number为64位，数据宽Word size取8位。单击OK按钮，将出现如图2所示的空的mif数据表格，表格中的数据格式可通过鼠标右键单击窗口边缘的地址数据弹出窗口选择。此表中任一数据（如第三行的99）对应的地址为左列与顶行数之和（如16+2=18，十六进制为12，即00010010）。然后将波

7、形数据填入此表中。最后在File菜单单击Save as按钮，保存此数据文件，这里不妨取名romd.mif。图2 将波形数据填入mif文件表中5.2建立.hex格式文件建立.hex格式文件，与建立.mif格式文件方法相同，只是在New窗口中选择Other file 项后，选择Hexadecimal(Inter-Format) File项，最后存盘.hex格式文件。如图3所示。图3 将波形数据填入hex文件表转换成十六进制的数据表5.3定制LPM_ROM在设计正弦波信号发生器前，必须首先完成存放波形数据ROM的设计。利用MegaWizard Plug-In manager定制正弦信号数据ROM宏功

8、能块，并将以上的波形数据加载于此ROM中。设计步骤如下：(1)打开 MegaWizard Plug-In manager 初始对话框。在 Tools 菜单中选择MegaWizard Plug-In manager产生一个对话框，选择Create a new custom.项，即定制一个新的模块。单击Next按钮后，在所产生的对话框的左栏选择Storage项下的LPM_ROM，再选择Cyclone器件和VHDL语言方式；最后输入ROM文件存放的路径和文件名，单击Next按钮。(2)选择ROM控制线、地址线和数据线。在弹出的对话框中选择地址线位宽和ROM中数据数分别为6和64；选择地址锁存控制信号

9、inclock。(3)单击Next按钮在对话框的“What should the RAM”栏选择默认的Auto。在栏选择“Do you want toYes,use this file for memory content data”项，并按Browse钮，选择指定路径上的文件data_rom.mif。在“Allow In-System Memory”栏选择打勾，并在“The Instance ID of this ROM”栏输入ROM1，作为ROM的ID名称。最后单击Next按钮，再单击Finish 按钮后完成ROM定制。(4)打开此文件可以看到其中调用初始化数据文件的语句为：init_fi

10、le = sdata.mif。其中的init_file指向已做了修改。修改后用于例化的波形数据ROM文件data_rom.vhd如下。data_rom.vhd 源代码：- megafunction wizard: %LPM_ROM%- GENERATION: STANDARD- VERSION: WM1.0- MODULE: altsyncram - =- File Name: data_rom.vhd- Megafunction Name(s):- altsyncram- =- *- THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE

11、!- 6.0 Build 178 04/27/2006 SJ Full Version- *- Copyright (C) 1991-2006 Altera Corporation- Your use of Altera Corporations design tools, logic functions - and other software and tools, and its AMPP partner logic - functions, and any output files any of the foregoing - (including device programming

12、or simulation files), and any - associated documentation or information are expressly subject - to the terms and conditions of the Altera Program License - Subscription Agreement, Altera MegaCore Function License - Agreement, or other applicable license agreement, including, - without limitation, th

13、at your use is for the sole purpose of - programming logic devices manufactured by Altera and sold by - Altera or its authorized distributors. Please refer to the - applicable agreement for further details.LIBRARY ieee; -库说明USE ieee.std_logic_1164.all; -调用程序包LIBRARY altera_mf; USE altera_mf.all; -使用

14、宏功能库中的所有元件ENTITY data_rom IS -定义实体（正弦波数据存储器）PORT -data_rom 端口说明(address: IN STD_LOGIC_VECTOR (5 DOWNTO 0);inclock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END data_rom; -结束定义实体ARCHITECTURE SYN OF data_rom IS -定义结构体SIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT altsyncram -例化alt

15、syncram元件；调用LPM模块altsyncramGENERIC ( -参数传递语句address_aclr_a: STRING; init_file: STRING;intended_device_family: STRING;-类属参量数据类型定义lpm_hint: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_reg_a: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_

16、a: NATURAL);PORT ( -altsyncram元件接口说明clock0: IN STD_LOGIC ;address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT;BEGINq NONE, -无异步地址清零init_file = D:/myproject/zidata/sdata.hex, -ROM初始化数据文件，此处已修改过intended_device_family = Cyclone, -参数传递映射lpm_hint = ENABLE_RUNT

17、IME_MOD=NO, lpm_type = altsyncram, -LPM数据类型numwords_a = 64, -数据数量64operation_mode = ROM, -LPM模式ROMoutdata_aclr_a = NONE, -无输出锁存异步清0outdata_reg_a = UNREGISTERED, -输出无锁存widthad_a = 6, -地址线宽度6width_a = 8, -数据线宽度8width_byteena_a = 1 -byteena_a输入口宽度为1)PORT MAP (clock0 = inclock,address_a = address,q_a =

18、sub_wire0);END SYN;- =- CNX file retrieval info- =- Retrieval info: PRIVATE: ADDRESSSTALL_A NUMERIC 0- Retrieval info: PRIVATE: AclrAddr NUMERIC 0- Retrieval info: PRIVATE: AclrByte NUMERIC 0- Retrieval info: PRIVATE: AclrOutput NUMERIC 0- Retrieval info: PRIVATE: BYTE_ENABLE NUMERIC 0- Retrieval in

19、fo: PRIVATE: BYTE_SIZE NUMERIC 8- Retrieval info: PRIVATE: BlankMemory NUMERIC 0- Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC 0- Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC 0- Retrieval info: PRIVATE: Clken NUMERIC 0- Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC 0- Retrieva

20、l info: PRIVATE: INIT_FILE_LAYOUT STRING PORT_A- Retrieval info: PRIVATE: INIT_TO_SIM_X NUMERIC 0- Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING Cyclone- Retrieval info: PRIVATE: JTAG_ENABLED NUMERIC 0- Retrieval info: PRIVATE: JTAG_ID STRING NONE- Retrieval info: PRIVATE: MAXIMUM_DEPTH NUM

21、ERIC 0- Retrieval info: PRIVATE: MIFfilename STRING D:/myproject/zidata/sdata.hex- Retrieval info: PRIVATE: NUMWORDS_A NUMERIC 64- Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC 0- Retrieval info: PRIVATE: RegAddr NUMERIC 1- Retrieval info: PRIVATE: RegOutput NUMERIC 0- Retrieval info: PRIVATE: Sin

22、gleClock NUMERIC 0- Retrieval info: PRIVATE: UseDQRAM NUMERIC 0- Retrieval info: PRIVATE: WidthAddr NUMERIC 6- Retrieval info: PRIVATE: WidthData NUMERIC 8- Retrieval info: CONSTANT: ADDRESS_ACLR_A STRING NONE- Retrieval info: CONSTANT: INIT_FILE STRING D:/myproject/zidata/sdata.hex- Retrieval info:

23、 CONSTANT: INTENDED_DEVICE_FAMILY STRING Cyclone- Retrieval info: CONSTANT: LPM_HINT STRING ENABLE_RUNTIME_MOD=NO- Retrieval info: CONSTANT: LPM_TYPE STRING altsyncram- Retrieval info: CONSTANT: NUMWORDS_A NUMERIC 64- Retrieval info: CONSTANT: OPERATION_MODE STRING ROM- Retrieval info: CONSTANT: OUT

24、DATA_ACLR_A STRING NONE- Retrieval info: CONSTANT: OUTDATA_REG_A STRING UNREGISTERED- Retrieval info: CONSTANT: WIDTHAD_A NUMERIC 6- Retrieval info: CONSTANT: WIDTH_A NUMERIC 8- Retrieval info: CONSTANT: WIDTH_BYTEENA_A NUMERIC 1- Retrieval info: USED_PORT: address 0 0 6 0 INPUT NODEFVAL address5.0-

25、 Retrieval info: USED_PORT: inclock 0 0 0 0 INPUT NODEFVAL inclock- Retrieval info: USED_PORT: q 0 0 8 0 OUTPUT NODEFVAL q7.0- Retrieval info: CONNECT: address_a 0 0 6 0 address 0 0 6 0- Retrieval info: CONNECT: q 0 0 8 0 q_a 0 0 8 0- Retrieval info: CONNECT: clock0 0 0 0 0 inclock 0 0 0 0- Retrieva

26、l info: LIBRARY: altera_mf altera_mf.altera_mf_components.all- Retrieval info: GEN_FILE: TYPE_NORMAL data_rom.vhd TRUE- Retrieval info: GEN_FILE: TYPE_NORMAL data_rom.inc FALSE- Retrieval info: GEN_FILE: TYPE_NORMAL data_rom.cmp TRUE- Retrieval info: GEN_FILE: TYPE_NORMAL data_rom.bsf TRUE- Retrieva

27、l info: GEN_FILE: TYPE_NORMAL data_rom_inst.vhd FALSE2） 定制好LPM模块后应将其设置成工程进行仿真测试，以确保其功能的可靠，并熟悉该元件的时序情况。对于LPM_ROM,通过仿真测试了解数据文件是否被加载进去。5.4完成顶层设计顶层的设计主要包括编辑顶层文件、创建工程、全程编译、观察RTL电路图、仿真、了解时序分析结果、引脚锁定、等等。（1）信号发生器的顶层设计文件如下所示：library ieee; -库说明use ieee.std_logic_1164.all; -引用程序包use ieee.std_logic_unsigned.all

28、; -引用程序包entity singt is -定义信号发生器实体port( clk: in std_logic; -信号源时钟dout: out std_logic_vector(7 downto 0); -8位波形数据输出end singt; -结束实体定义architecture dacc of singt is -定义结构体component data_rom -调用波形数据存储器LPM_ROM,data_rom.vhd声明port( address: in std_logic_vector(5 downto 0); -6位地址信号 inclock: in std_logic; -地址锁存时钟 q: out std_logic_vector(7 downto 0);end component;signal q1:std_logic_vector(5 downto 0); -设内部节点作为地址计数器beginprocess(clk) -LPM_ROM地址发生进程beginif clkevent and clk=1