DDR杂谈-training.ppt

1、1,SI Training ：让每个人都有收获 DDR 雜談,Author: Summer -,2,名词解释：,RAM Random Access Memory SDRAM Synchronous Dynamic RAM DDR SDRAM Double Data Rate SDRAM DDRII SDRAM Double Data Rate II Synchronous Dynamic Random Access Memory （第二代同步双倍速率动态随机存储存取器）,3,DDR 发展表：,RAM,DRAM,SDRAM,DDR SDRAM,DDRII SDRAM,JEDEC Joint El

2、ectronic Device Engineering Council,4,Memory 比较：,5,DDR 特点：,在时钟脉冲的上升沿和下降沿读取数据； 速度比SDRAM有一倍的提高； 控制信号以CK的上升沿为起始端，数据信号则要以DQS的上升/下降沿为参考； 采用了DLL（Delay Locked Loop：延时锁定回路）提供一个数据滤波信号-Strobe； (Strobe 当总线的数据正确时，使之工作的一种选择信号;允许电路在其输入端接收数据或在其输出端发送数据),6,Pin 脚定义：,CK Clock 差分；地址、控制信号、输出（读）数据信号 CKE Clock Enable 高电平有

3、效；为低时 DM Data Mask 单向、为高时输入（写）数据掩盖 DQS Data Strobe 输出端发送（读），输入端接收（写） BA0/1 Bank Address 选中颗粒状态 RAS#/CAS#/WE# Row Address / Column Address / Write CS# Chip Select 认为是命令代码的一部分 VDD/VDDQ Power Supply / DQ Power Supply +2.5V0.2V for DDR200,266,333 +2.6V0.1V for DDR400,7,DDR 工作步骤：,内存控制电路: （一般在北桥芯片组中）发出行地址

4、选择信号（RAS）和列地址选择信号（CAS）来指定哪一块存储体将被访问,这种两坐标寻址方式决定了在访问一个单元的时候，与其相同行地址的其他单元同样会被充电激活 内存基本工作步骤： 系统预读数据 保存在内存单元队列 传输到内存I/O缓存 传输到CPU系统处理 SDRAM DDR Data Bus Data Bus,Memory Cell Array,I/O Buffers,Memory Cell Array,I/O Buffers,8,SI 测试项目1：,DC Character: Address&Control Signal,Data Signal,注意！,9,测试波形1：,10,测试波形2：

5、,11,SI 测试项目2：,AC Character:,12,测试波形3：,注：1、测量信号的set up time 分别取上升和下降延； 2、采样周期要大于300 Acps； 3、记录最小值； 4、运行3D Mark。,13,测试波形4：,14,BUG 8375X,During 8375X DDR test, clock signal of CLK_DDR4 & CLK_DDR4# act abnormally, its frequency float between 161.8MHz to 562.3MHz and voltage of this CLK signal only is ha

6、lf of normal one. Maybe this phenomenon is cause of DDR fail (Only can detect half of DDR memory, thats mean it only detect 256M),15,Question:,Sleepy ? Puzzle ? Gain ? ,No Pay , No Gain ! No Pain , No Gain!,16,DDR & DDRII 大 比 拼,17,内存的性能公式：,速度=宽度x频率 速度：表示内存的性能（MB/S) 宽度：表示内存接口的宽度（Bits) 频率：表示数据传输的频率（MH

7、z) 提高内存传输数据的频率？ 增加内存接口的宽度？ 同时提升？,18,DDRII 工作原理：,DDR DDRII DDRII完全实现了在不降低总频率的情况下，将核心频率降低到100MHz，从而很轻松实现更小的发热量，及更低的电压的要求。,Memory Cell Array,I/O Buffers,r,2r,Memory Cell Array,I/O Buffers,r,r,r,19,DDR vs DDRII (1):,性能 - 带宽 操作延迟 - SDRAM组成：存储单元阵列 、输入/输出缓存器、 电源电路 、刷新电路 整个操作过程存在两种时间延迟： 建立行/列地址所需要的时间延迟； 建立两

8、种行地址和列地址之间的最小时间间隔 （越低的内存延迟，能带来越高的性能） 保证4路传输的稳定流畅性，避开电气干扰与数据冲突，采用了稍大于DDR的延迟设定。,20,DDR vs DDRII (2):,封装： DDR TSOP (Thin Small Outline Package) 优点：芯片周围做出引脚，采用SMT 技术直接附着在PCB板表面，易焊接。适合高频应用， 操作较方便，可靠性较高，价格便宜。 缺点：焊点和PCB板的接触面积较小，使得芯片PCB 板传热相对困难；且由于TSOP的封装方式，使内存 在超过200MHz后过长的管脚会产生很高的阻抗和寄 生参数。严重影响了内存的稳定性和频率的提

9、升。,21,DDR vs DDRII (2):,封装： DDRII FBGA (Fine-Pitch Ball Grid Array) 优点：引脚内部封装，使芯片颗粒的实际占用面积较小。Pin脚连接短，电气性能好，不易受干扰，会带来更好的散热及超频性能。为DDR2内存的稳定工作与未来频率的发展提供了良好的保障。 缺点：成本高， 操作相对较难。,22,DDR vs DDRII (3):,电压： DDR : +2.5V0.2V for DDR200,266,333 +2.6V0.1V for DDR400 DDRII : +1.8V 0.1V 提供了明显的更小的功耗与更小的发热量 信号变化： DQ

10、S Data Strobe DDR : 单端信号传输 DDR II : 差分信号传输,23,DDRII 的新技术1:,OCD (Off-Chip Driver) 离线驱动调整 DDRII通过调整上拉 (pull-up) /下拉 (pull-down)的电阻值使 两者电压相等。 V pull-up = V pull-down 通过减少DQ-DQS的倾斜来 提高信号的完整性，且通 过控制电压来提高信号品 质。,24,DDRII 的新技术2:,ODT (On-Die Termination) 内建核心的终结电阻器 DDR 终结电阻： 作用：为了防止数据线终端的反射信号，需要一定阻 值的终结电阻,终结

11、电阻的大小决定了数据线的 信噪比和反射率；阻值过大 =线路的信噪比 较高，但信号反射严重；阻值小 =减小信号 反射，但信噪比下降。 内存兼容问题 终结电阻位于M/B上 DQ Bus Reflection,Controller,DRAM at Active,DRAM at Standby,VTT,25,DDRII 的新技术2:,DDRII 内建终结电阻器 原理：在DRAM颗粒工作时，把终结电阻器关掉；而 对于不工作的DRAM颗粒，则打开终结电阻器， 以吸收电路终端的多余信号、减少信号的反射 优势：1. 降低主板成本，简易PCB设计； 2. 与颗粒“特性”相符，使DRAM处于最佳状态 Termination ON Termination OFF DQ BUS Reflection,Controller,DRAM at Active,DRAM at Standby VTT,26,DDRII 的新技术3:,Post CAS: 原因：内存控制总线的控制状态是有限的，内存 即使在可存取状态时，有时无法同时对不同 的颗粒进行存取，CAS与RAS有时会产生冲突。 目的：提高内存的利用