高吞吐量低存储量的ldpc码译码器fpga实现_W

1、2008年6月西安电子科技大学学报(自然科学版)Jun,2008 第35卷第3期JoURNAL oF XIDIAN UNIVERSITYV0135 NO3 高吞吐量低存储量的LDPC码译码器FPGA实现 张桂华1，张善旭2，李颖2 (1西安电子科技大学电子工程学院，陕西西安710071； 2西安电子科技大学综合业务网理论及关键技术国家重点实验室，陕西西安710071) 摘要：针对规则(r，c)一LDPC码，设计了一种基于Turbo结构的FPGA译码实现算法，采用多路并行译单 帧数据，多帧并行译码的结构，具有收敛速度快和存储量低的特点为实现多路并行译单帧数据，首先将LDPC码划分成几个超码，并对

2、每个超码内的单校验码采用并行BCJR算法同时，为简化并行BCJR译码时 的内部结构和控制单元的复杂度，提出一种修正的分圆陪集构造方法在具体实现中，采用了3帧并行 译码的结构来进一步提高吞吐量对一个码长为1 600，规则(3，5)一LDPC码，用Ahera公司的Stratix EPl$25 FPGA芯片设计了译码器，在主频40MHz条件下采用20次迭代，可使吞吐量达50Mbits 关键词：LDPC码；译码器；Turbo结构译码算法 中图分类号：TN91122文献标识码：A文章编号：1001-2400(2008)03-042706 FPGA implementation of a highthro

3、ughput memory_efficient LDPC decoder ZHANG Gui-一hual，ZHANG ShanXU 2，LJ Yin92 (1School of Electronic Engineering，Xidian Univ，Xian 710071，China； 2State Key Labof Integrated Service Networks，Xidian Univ，Xian 710071，China) Abstract ： Based on the Turbo-decoding algorithm ， a high- 一 throughput memory-ef

4、ficient decoder is proposed for a class of regular(r ， c) 一 LDPC(10w-density parity-check)codes Compared tO the traditionalI sum-product decoding algorithm the Turbo-decoding algorithm decodes several packets in parallel，each of which is decoded by a parallel structure，resulting in faster convergenc

5、e behavior and fewer memoriesTo decode a packet with a paralle：l structure，the LIDC code is first divided into several super-codesThen，each super-code is decoded by the parallel BCJR algorithmTo further simphfy the inter-structure and the complexity ， a modified coset algorithm is also proposed An F

6、PGA chip containing 15 parallel decoders for a regular(r，c)一IDPC code of length 1 600 has been developed based on the Altera Stratix EPl$25 FPGA device 。 which decodes 3 packets in parallel and can achieve a throughput of 50 Mbits with 20 decoding iterations Key Words：LDPC code；decoder；Turbo decodin

7、g algorithm 1993年，BerrouL123等人将卷积码和随机交织器相结合，采用软输出迭代译码来逼近最大似然译码，提出 了Turbo码的概念，取得了逼近香农限的性能，使信道编码理论研究进入了一个崭新的阶段随着Turbo 码研究的深入，人们重新发现Gallager3早在1962年提出的LDPC码是一种具有渐进特性的好码，它采用 和积译码算法，译码性能同样可以逼近香农限由于LDPC码在长码上具有超过Turbo码的性能，并且具有 译码复杂度低、可并行译码以及译码错误的可检测性等特点，成为了信道编码理论的新研究热点 在研究LDPC码硬件实现技术时，发现了一些制约LDPC译码器高速实现的因素

8、，主要包括：1)全并行 的译码算法实现内部连线过于复杂；2)对于串行结构，随着码长的增加，存储空间的增加速度比Turbo码 收稿日期：200710-15 基金项目：国家863计划资(2006AA012267)国家部委预研基金资助(XXXXA24080106DZ0144) 作者简介：张桂华(1973-)，男，西安电子科技大学博士研究生，E-。mail：zhangguihual973163aom 428西安电子科技大学学报(自然科学版)第35卷 快；3)对于全并行结构，需要的运算单元相当昂贵 为解决存储量的问题，文4，5针对一些特殊结构的LDPC码提出了一种Turbo结构的译码算法，提高 了译码的

9、收敛速度，降低了存储单元的需要量它把一个长为咒的规则(r，f)一LDPC码(其中r是该码校验矩 阵H中每列包含的1的个数，c是H中每行包含的1的个数)看成r个经过交织的超码的交，而每个超码又看 成是由nc个相互独立的单奇偶校验码(single paritycheck code，后简称单校验码)构成这样，每个超码内的nc个单校验码可并行译码，而单校验码可用BCJR算法63进行译码文中的LDPC码译码器的FPGA实 现就是基于这种算法 为解决全并行结构带来的内部连线和运算单元的问题，文53给出了一种基于分圆陪集和单位阵循环移 位的构造规则LDPC码的方法用这种方法构造的LDPC码能够用Turbo结

10、构的译码算法进行译码 为了便于部分并行译码，笔者在不降低分圆陪集构造方法性能的前提下修正了分圆陪集的构造方法，简 化了部分并行译码时的内部结构和控制同时采用了3帧并行译码的方法，进一步提高了译码器的吞吐量 1LDPC码的构造 11 LDPC码的基本概念 LDPC码是一类校验矩阵H唰。为稀疏矩阵的线性分组码，可通过Tanner图7方便地进行描述Tanner 图中有Tn个校验节点c。，c。， ，f。)分别对应校验矩阵的m行，n个变量节点u。，口。， ，)分别对应校验矩阵的，l列若第i个校验节点c；和第歹个变量节点口i间有一条连线，则代表该LDPC码校验矩阵的第i行，第 f列元素为1如果所有校验节点

11、的度均为C，变量节点的度均为7，则这样构造的LDPC码为一个规则(r，c)- LDPC码图1给出了一个规则(2，3)一LDPC码的Tanner图表示，及其对应的校验矩阵 l l l O O O O O O l l O l O O O O O O O 1 l l O O 0 O O O O O l 1 O 1 0 O O O O O l l O l O O O O O O l l I 图1 一个规则(2，3)一I。DPC码的Tanner图表示及其对应的校验矩阵 12 LDPC码的分圆陪集构造方法及其修正 为了简化译码器的内部连线，需要构造特殊结构的LDPC码，下面首先介绍文53中提出的分圆陪集的

12、 构造方法 一个规则(r，c)一LDPC码的校验矩阵H由rf个Pp的矩阵构成，每个P乡的矩阵都是P Xp的单位阵J，的循环移位，这里P是一个奇素数如果c是P一1的一个因子，则存在一个q(1q夕)，使得 q三1(mod p)，且对任意的0dc，qa1(rood p)对于任一个s(os夕)，S，sq，sq 2， ，sq一就构成了一个分圆陪集，把这个陪集的C个元素分别对应于H中一行f个P XP矩阵相对I脚循环右移的位数，这样找出r个不同的分圆陪集就确定下了H矩阵这样构造的LDPC码在码长较短时性能要略优于随机构造 的LDPC码5。 但是，由于P是素数，在并行译码时会发生内存的读写冲突，为了避免这个问

13、题，在FPGA实现时，不采用 素数的P，而是针对Stratix EPlS25 FPGA芯片内存特点，选择了P=320这样，在5路并行译码时，每块小内存是648bits或646 bits，从而充分利用了芯片内部的M512模块而各个小矩阵相对J循环右移的位数，可由邻近素数构造的分圆陪集决定仿真发现：用该方法构造的码性能基本不变，其校验矩阵经过 交换行和列的位置，能够把第一行和第一列的小矩阵都变成单位阵，这样在多路并行译码时能够减少多路选择器的个数和内部连线的复杂度由于列交换只是交换码字中各比特的位置，并不影响校验关系，而行变换 只是交换校验方程的顺序，也不影响校验关系，因此码的性能不会发生变化经变

14、换后的矩阵变为 第3期张桂华等：高吞吐量低存储量的LDPC码译码器FPGA实现429 L B；磊 (1) B裁p 其中曰缀，均为J，循环右移a“后构成的矩阵 通常采用和积译码算法，而在FPGA实现时采用了Turbo结构的译码算法为了便于 进行比较，下面首先简单介绍传统的和积译码算法 21和积译码算法 和积译码算法是通过变量节点和校验节点间来回传递信息来译码 的 首先给出符号定义： yiR：接Ci0，1)： 发 送 码 字 的 第 i 个 比 特 的 值 ，i 一 1， ， 咒 ， 以 为 码 长 收序列的第i个比特的接收值，FPGA实现时用量化值，i一1，Li：第i比特的信道信息的对数似然比(

15、LLR)值，Lilog宝甚删，i一1，竹，z R：第i个校验节点给第歹个变量节点的LLR值，i一1， ，m，m为校验矩阵行数，J一1， ，咒 Q第i个变量节点给第歹个校验节点的LLR值，i=1， ，行，一1， ， m Ci：与第i个变量节点相连的校验节点的集合，i一1， ， 靠 Ri：与第i个校验节点相连的变量节点的集合，i一1， ，巩 具体译码算法如下： 步骤1初始化：对所有歹Ci，Qd=Lt，i一1， ，孢；对所有_Rf，R#一0，i一1， ，m；愚一0 步骤2如果k小于Maxiter(最大迭代次数)，转到步骤3，否则转到步骤6 步骤3对所有足，R目=哆妒(1 Q】，i I)氏，i=1，

16、，m JJR。 步骤4对所有iG，QL，+R匆，J一1， ，z 1i7g 步骤5忌一k+1，转到步骤2 步骤6对任一个iG，根据Q；+R4的值判定第_个比特的接收值，J一1， ，佗 其中，9(z)一一log(tanh(x2)，屯是Rd的符号，它由Q，r(歹歹7R。)的符号确定 22 Turbo结构的译码算法 如前所述，构造的LDPC码可看成r个超码的交，每个超码由C个户Xp矩阵构成，而每个超码又可看成 由P个相互独立的单校验码构成，单校验码可用BCJR算法63译码 首先给出符号定义： 艿：收到的信道信息的对数似然比值(LLR)，定义与上小节的L；相 似 Ai：第i个超码的内信息的LLR值，i一

17、1， ，r ，：译一个超码前知道的后验信息的LLR值，yd+：A； 云i Aa：单校验码网格图中的前向状态度量差，Aa一乜。一口， 430西安电子科技大学学报(自然科学版)第35卷 中1的位置)的yA斗，的值，通过计算相应的Aa，p的值，得到新的A斗，和，的值，更新这些位置的A件。和 y的值，具体的计算方法在下文给出 步骤4如果i，一1，i=i+1并转到步骤3，否则转到步骤5 步骤5 kk+1，转到步骤2 步骤6通过y的值最后判定接收值 图2给出了按第2节中介绍的方法构造的规则(3，5)一LDPC码的校验矩阵的结构和第i个超码的译码 过程 一 冲 一 冲 超超超鼽舭鼬 一 一隅一 冲 k聪磁

18、k磁磁 k聪确 k磁碥 图2 构造的规则(3，5)-LDPC码校验矩阵的结构和第i个超码的译码过程 下面介绍步骤3的具体计算过程设c个7一A斗-的值分别为口，口。， ，a。，新的A斗。和y的值分别为A1“， A。和乃， ，rc，相应的c个口，p的值分别为口l，”，Aac和届， ，盘，Aa。和埕分别赋初值为一oo，则 Aai+lq(Aai，ai)， i 一 1， ，C1 ，(2) 艮lq(Afli，ai) ，i一2， ，C，(3) A一q(Aa：，A)，il， ，C ，(4) 苁=Ai+af， i 一 1， ，f ，(5) 其中q(x，y)一q。(z，y)+瓯(z，y)，(6) qo(z，y)一

19、max(x，y)一msx(x+Y，O)，(7) 一 瓯(z，y)一In(1+exp(-I zY 1)一1n(1+exp(-l z+Y 1) ，(8) 显然，q。(z，y)便于硬件实现，而瓯(z，y)需要用查表法或用一个便于实现的近似函数来代替，这里用文 Es 中提到的如(z，了)来代替 go(圳，一max(詈一k一，。)一max(詈一k掣，。) 从上面的两个算法可以看出，对于一个长为it的规则(r，f)一LDPC码，和积译码算法至少要存储(2c+ 1)，1个数值，而Turbo结构的译码算法只需存储(c+1)竹个数值，大大降低了存储量而且Turbo结构的译 码算法的收敛速度比和积译码算法要低20

20、50，需要的量化比特数也比和积译码算法要少，且只需用 均匀量化45 3 FPGA实现技术 采用分圆陪集构造方法，设计了一个长为1 600的规则(3，5)一LDPC码，码率约为04使用Altera公司的Stratix EPlS25芯片，实现了基于Turbo结构的译码器，FPGA内部采用5个单校验码译码器并行译1帧数据，3帧并行译码的结构，在主频40MHz时最大吞吐量可以达到1Gbits若采用20次迭代，吞吐量可以 达到 50 Mbits在AWGN信道下用BPSK调制，在E6N。一225 dB时，误码率BER可以达到10_6量级在 第3期张桂华等：高吞吐量低存储量的LDPC码译码器FPGA实现43

21、1 资源利用率方面，Stratix EPlS25中逻辑单元使用了81，存储单元使用了8(用QuartusII编译) 图3一个单校验码译码器译1帧数据的原理框图 为方便说明，图3只给出单校验码译码器的原理框图 输入缓存是为了实现连续译码而引入的，当译码器译一帧数据时，下一帧数据先存入输入缓存，它由5 块3205 bits的双口RAM组成，数据写入是逐块顺序写入，而读出是5块同时读出，通过输入控制模块实现了串并转换输入控制模块同时控制缓存中的数据向gama存储器输入gama存储器是用来存储译码数 据的y值，它由5块3208 bits的双口RAM组成1andal，landa2，landa3存储器分别

22、是用来存储正在译码的这一帧数据的A。，A。，A。的值，它们均由5块3206 bits的双口RAM组成这些存储器每个时钟同时输出5组数据，因此图中的多路选择器和减法器其实都有5块输出缓存是用来存储译码结束后的判定数据(即 最后一轮迭代后y的符号位)的，它由5块3201 bit的双口RAM组成 y 啦 输出 图4 Q函数模块的原理框图 432西安电子科技大学学报(自然科学版)第35卷 时钟就能算出一组(5个)=【和yQ函数模块输入、输出均为6 bits，因此yo的值在输入Q函数模块前要有限幅模块图4给出Q函数模块的原理框图，其中delta函数模块用来实现，艿(z)一max(58一I z l4，o)

23、，整个译码器的数据均采用了补码的表示方法 译码控制模块控制整个译码过程当输入缓存数据快存满时，输入控制模块给译码控制模块一个译码信 号，开始整个译码过程由于采用了特殊结构，存储器的地址只需用计数器来实现，大大降低了硬件复杂度 为实现3帧同时译码的方法，设计了两种实现方式：(1) 用3块译1帧数据的译码器并行译这3帧数据；(2)采用流水 线结构，3帧数据串行迭代译码后者能够降低内部连线的复 杂度，减少多路选择器，但降低译码器的吞吐量在设计实现 时，采用第(1)种方法* 窿 下面进一步分析该译码器的吞吐量显然，对于1个单校 裂验码译码器的结构在rP个周期就可完成一轮迭代，因此当时钟频率为厂且要进行

24、k轮迭代时，吞吐量可达到f忌，用了5 路并行译一帧数据，3帧同时译码的方法，且f一5，r一3，因 此吞吐量可达到25fk，即在主频40 MHz时最大吞吐量可以 达到1 Gbits 图5 所设计的FPGA译码器的性能曲线 图5给出了该译码器在AwGN信道下，用BPSK调制， 6 bit均匀量化时的性能曲线图从图中可以看出，用20次迭代，在信噪比为225 dB时，误码率能够达到10叫量级 4结束语 用单位阵及其循环移位的方阵来构造LDPC码，能够大幅度降低泽码器的内部连线复杂度，而Turbo 结构的译码算法大大减少了译码器所需存储单元，通过多路并行的方法提高了译码器吞吐量，从而完成了这 个高吞吐量

25、、低存储量LDPC 码译码器的FPGA 实现 目前能做到的最高主频只能在40 MHz左右( 用QuartusII编译)，可通过进一步改善内部结构或改变Q函数实现方法等来进一步提高性能 参考文献： 13 Berrou C，Glavieux A，Thitimajshima PNear Shannon Limit ErrorCorrecting Coding and Decoding：Turbo-CodesC IEEE International Conference of Communication(ICC)Geneva：IEEE，1993：1 0641 070 2Berrou C，Glavieu

26、x ANear Optimum Error Correcting Coding and Decoding：Turbo-CodesJIEEE Trans on Commun，1996，44(10)：1 2611 271 3Gallager R GLow-Density Parity-Check CodesJIRE Trans on Inform Theory，1962，8(1)；2128 4Mansour M M，Shanbhag N RHigh-Throughput LDPC DecodersJIEEE Trans on VLSI Systems，2003，11(6)：976996 5Mans

27、our M M，Shanbhag N RLowpower VLSI Decoder Architectures for LDPC CodesCProc Int Symp on Low Power Electronics and Design(ISI，PED)Monterey：IEEE，2002：284-289 6Bahl L R，Cocke J，Jelinek F，et a1Optimal Decoding of Linear Codes for Minimizing Symbol Error RateJIEEE Trans on Inform Theory，1974，20(3)：284287

28、 7Tanner R MA Recursive Approach tO Low Complexity CodesJIEEE Trans on Inform Theory，1981，27(5)： 533547 Us童胜，王鹏，王单，等LDPC码量化和积译码器的高效实现刀西安电子科技大学学报，2004，31(5)：709714 Tong Sheng，Wang Peng，Wang Dan，et a1Efficient Implementation of the Sum-product Algorithm for Quantized Decoding of LDPC CodesJJournal of

29、Xidian University，2004，31(5)：709714 (编辑：齐淑娟) 高吞吐量低存储量的LDPC码译码器FPGA实现 张桂华， 张善旭， 李颖， ZHANG Gui-hua， ZHANG Shan-xu， LI Ying作者： 作者单位：张桂华,ZHANG Gui-hua(西安电子科技大学,电子工程学院,陕西,西安,710071)， 张善旭,李颖,ZHANG Shan-xu,LI Ying(西安电子科技大学,综合业务网理论及关键技术国家重点实验室,陕西,西安,710071)刊名：西安电子科技大学学报（自然科学版）JOURNAL OF XIDIAN UNIVERSITY(NA

30、TURAL SCIENCE)英文刊名： 年，卷(期)： 被引用次数：2008，35(3)2次 参考文献(8条) 1.Berrou C.Glavieux A.Thitimajshima P Near Shannon Limit Error-Correcting Coding and Decoding:Turbo-Codes 19932.Berrou C.Glavieux A Near Optimum Error Correcting Coding and Decoding:Turbo-Codes 1996(10)3.Gallager R G Low-Density Parity-Check Co

31、des 1962(01)4.Mansour M M.Shanbhag N R High-Throughput LDPC Decoders 2003(06)5.Mansour M M.Shanbhag N R Low-power VLSI Decoder Architectures for LDPC Codes 20026.Bahl L R.Cocke J.Jelinek F Optimal Decoding of Linear Codes for Minimizing Symbol Error Rate1974(03)7.Tanner R M A Recursive Approach to L

32、ow Complexity Codes 1981(05)8.童胜.王鹏.王单 LDPC码量化和积译码器的高效实现期刊论文-西安电子科技大学学报 2004(05)相似文献(10条) 1.学位论文 钱蓓蓓 CMMB/T-MMB标准中LDPC码译码器的研究与FPGA实现 2009在众多的应用领域中，手机电视是一个广受关注且正处于快速发展阶段的行业，手机电视也必将以其小型化、便携性以及丰富的媒体内容而获得人们的认可、青睐。手机电视标准中比较成熟的有CMMB、T-MMB。其中，由广电总局推出的CMMB标准已经成为手机电视的行业标准，新岸线推出的T-MMB在08被遴选为国标。CMMB/T-MMB标准都把L

33、DPC码列入信道编码方案，它们所应用的LDPC码前向纠错编码技术，大大推动了移动视频的发展。 低密度奇偶校验（Low Density Parity Check，LDPC）码是第四代移动通信的关键技术之一。它是一种具有逼近Shannon限性能的优秀纠错编码，具有极强的纠错和检错能力；译码复杂度不高，可实现完全的并行操作，利于硬件实现高速译码；而且具有较大的灵活性和较低的差错平地效应。 本论文根据CMMB、T-MMB两种手机电视传输系统标准，对其信道编码中的LDPC码做深入研究，并使用FPGA对其译码器进行实现。 （1） 分析CMMB、T-MMB两种手机电视传输标准中的信道编码方案，研究LDPC码

34、的结构和特性，以CMMB标准的05码率为例，分别在BPSK、QPSK、16QAM映射方式下，对信道编译码进行了仿真。 （2） 仿真分析硬件实现译码需要的最大迭代次数、量化比特、归一化因子。根据CMMB/T-MMB标准中LDPC码的循环结构特性，提出译码器的设计方案，并且设计时序方案和译码算法中各个阶段的模块。 （3） 在Quartus设计平台上用VHDL语言实现了CMMB标准中两种码率的LDPC码译码器，以05码率为例，其编译仿真的结果证明了译码器在硬件资源占用、处理速度和译码性能上都具有很大的优势。 （4） 应用前人建立的LDPC码编译码器测试平台，完成对CMMB标准中两个码率的LDPC码译

35、码器的测试，测试结果与理论仿真值相同，验证了本论文的设计思想，并证明了LDPC译码器所具有的优秀译码性能。 2.期刊论文 管武.乔华.董明科.项海格.GUAN Wu.QIAO Hua.DONG Ming-ke.XIANG Hai-ge 多码率LDPC码高速译码器的设计与实现 -电路与系统学报2009,14(2)低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用.如何在.FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点 .本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共

36、用相同的存储单元的存储资源利用结构,并以和算法与积算能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率.最后,本文采用该结构在FPGA平台上实现了码长8064比率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到200Mbps. 3.学位论文 逯春蕊 数字电视传输系统中LDPC码译码器的研究与FPGA实现 2008 低密度奇偶校验(Low-density Parity-check，LDPC)码是一种具有逼近Shannon限性能的优秀纠错编码，具有极强的纠错和检错能力；译码复杂度不高，可实现完全的并行操作，利于硬件

37、实现高速译码；而且具有较大的灵活性和较低的差错平地效应。 LDPC码是第四代移动通信的关键技术之一，在移动和固定无线通信、通信、数字电视和广播、光纤通信以及磁盘存储等诸多领域得到了广泛的应用。 在众多的应用领域中，数字电视是一个广受关注且正处于快速发展阶段的行业，数字电视的发展将对整个电子信息行业的发展有重大意义。LDPC码已经被列为多种数字电视传输系统标准中的信道编码方案，例如我国数字电视地面广播传输系统标准DMB-TH、我国移动多媒体广播行业标准CMMB、欧洲的数字 广播系统标准DVB-S2等标准，它们所应用的LDPC码前向纠错编码技术，使系统能够更加可靠地支持更多的无线多媒体业务。 本论

38、文根据DMB-TH、CMMB和DVB-S2三种数字电视传输系统标准，对其信道编码中的LDPC码做深入研究，并使用FPGA对其译码器进行实现。 首先，总结了LDPC码的译码方法，并对几种典型的译码算法通过仿真做了性能比较与分析；接着研究数字电视传输标准中给出的LDPC码的结构特性 ，并对其进行译码性能仿真，通过比较和分析得出译码算法中相应参数的选择，供译码器的硬件设计和实现阶段使用；之后根据标准中LDPC码的结构特性以及前面得到的参数最佳值对译码器进行设计，并在FPGA上实现，调试仿真验证其性能；最后，应用VB和MATLAB设计并建立了一种适于LDPC码编译码 器的软硬件结合的测试平台，测试并验

39、证LDPC码译码器的性能。4.学位论文 张玉凯 准循环LDPC码的编译码器设计及FPGA实现 2009准循环低密度校验码(Quasi-Cyslic Low-Density Parity-Check Codes，QC-LDPC)是LDPC码的一个子类。QC-LDPC码在编码和译码时，具备了其它类型的LDPC码不具有的很多优点，例如准循环LDPC码通过调整相应的参数快速的构造大量的不同码率且性能较为合适的校验矩阵，而且可以采用移位寄存器的方式进行编码，大大降低了编码复杂度，译码也很简单。目前准循环LDPC码已经成为CCSDS深空通信的备选方案之一。 本文作者结合国家自然科学基金重点项目，采用理论分

40、析和硬件平台仿实现。主要完成的工作有以下几个方面： 结合的方法，针对CCSDS标准对准循环LDPC码的编码和译码进行了研究和系统地介绍了LDPC码的编译码原理；重点分析了LDPC码归一化最小和译码算法的消息迭代更新公式以及准循环LDPC码编码实现方法。 在分析归一化最小和译码特点的基础上，根据准循环LDPC校验矩阵的特点，提出了准循环LDPC码译码器的FPGA实现方法，并给出了主要的硬件设计 、门级仿真和硬件平台实测结果。 对准循环LDPC码的编码方案进行硬件资源与吞吐量方面的对比权衡，给出了适用于FPGA硬件实现的编码算法，并给出了硬件实现的主要结构设计和编码吞吐量。 硬件平台实测结果表明，

41、本文设计的准循环LDPC码的FPGA编译码器各个工作指标满足深空通信的指标要求，可以应用于深空通信应用环境中。 5.期刊论文 乔华.管武.董明科.项海格.QIAO Hua.GUAN Wu.DONG Mingke.XIANG Haige LDPC码高速译码器的设计与实现 -北京大学学报（自然科学版）2008,44(3)通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构.该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器.以此结构为基础,实现了一个长度为10

42、08bit,改进半并行结构的LDPC码译码器.此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍.测试结果表明,该译码器的有效信息速率达到45 Mbps. 6.学位论文 易燕 LDPC码编译码器的硬件实现 2007低密度校验(LDPC)码是一种基于图和迭代译码的信道编码方案，性能非常接近Shannon极限且实现复杂度低，具有很强的纠错抗干扰能力，更能适应未来系统高速数据传输和高性能的要求。尽管由于LDPC码重新研究的时间较晚和第3代移动通信标准失之交臂，但基于LDPC编码的方案极有可能成为4G移动通信系统的应用方案。目前，低复杂度的LDPC码编译码器的硬件实现一直是

43、LDPC码研究的热点问题之一。 本文主要针对LDPC码编码器与译码器的硬件实现进行了研究。首先对LDPC码定义和Tanner图表示以及LDPC码构造方法进行了系统地介绍，重点分析准循环LPDC码。其次对LDPC码编码算法进行研究，并分析几种编码算法的复杂度，BP译码算法和最小和译码算法进行了详细研究，最小和译码算法可以简化校验节点的计算复杂度，以便于硬件实现。最后针对选定的编译码方案进行了硬件设计。本文采用了模块化设计，在对各个模块进行设计的基础上提出了一些改进的方案，在编码器的设计中，改进了常用的移位寄存器设计法，从而简化矩阵乘法模块。在译码器的设计中，对半并行LDPC码译码算法的硬件实现进

44、行了研究。在设计中综合运用了“自顶向下”和“自下而上”的设计方法，通过功能模块分割，合理设置系统参数，并通过模块之间的参数传递，使LDPC码编译码器具有较好的灵活性，并用verilog语言在xillinx Vertex22 V6000获得硬件实现。 7.学位论文 刘腾宇 LDPC码译码器FPGA实现研究 2008LDPC码以其接近Shannon极限的优异性能在编码界引起了轰动，成为研究的热点。随着研究的不断深入和技术的发展，目前，LDPC码已经被多个通信系统定为信道编码方案，并被应用到第二代数字视频广播，如何实现LDPC码译码器成为了人们研究的重点。 (DVBS2)通信系统中。由于LDPC码译

45、码过程中所涉及的数据量庞大，译码时序控制复杂 论文以基于FPGA实现LDPC码译码器为研究目标，主要对译码算法选择、译码数据量化、定点数据表示方式、译码算法关键运算单元的FPGA设计和译码的时序控制进行了深入研究。首先分析了LDPC码的基本译码原理和常用译码算法。然后重点分析了BP算og-BP算法、最小和算法和归一化最小和算法，并对四种译码算法的纠错性能和译码复杂度进行比较论证，选出适合硬件实现的译码方案。结合通信系统，对译码算法进行仿真分析，确定了译码算法的各个参数值和译码量化方案。 在系统仿真分析论证的基础之上，以归一化最小和译码算法为理论方案，利用硬件描述语言编写译码功能模块，并基于FP

46、GA实现了固定译码长度的LDPC码译码器，利用MATLAB和Modelsim分别对译码器进行了功能验证和时序验证，最后模拟通信系统完成了译码器的硬件测试。 8.期刊论文 管武.董明科.项海格.GUAN Wu.DONG Ming-ke.XIANG Hai-ge 应用循环移位矩阵设计LDPC码译码器 -应 用科学学报2009,27(2)通过对DVB-S2和WiMAX等标准中的实用LDPC码的分析,导出了其共同的基于循环移位矩阵的校验阵结构;设计了一种基于循环移位矩阵的LDPC码译码器,该译码器拥有每行块(列块)逐块、逐行块(列块)的半并行译码机制、通用的外信息存储单元和串行运算单元,可以用相同的结

47、构实现不同码率的各种LDPC码.采用该结构在Altera EP2S60芯片上实现了码长为8064、比率为7/8,6/8,5/8,4/8,3/8这5个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到80 Mbit/s. 9.学位论文 张虎星 基于DMB-TH的LDPC码编译码器的研究与设计 2009 自从1948年香农开创了“信息论与编码理论”以来，信道编码技术已经成为通信领域中一个重要的部分。香农理论指出了可靠通信的一个理论上限 ，几十年来业界的大部分努力都是在寻找复杂度上适合硬件实现，性能上逼近理论极限的信道编解码技术。低密度奇偶校验码(Low-Density Parit

48、y- Check Codes)以其优异的性能和广阔的应用前景，成为信道编码技术研究的热点。中国的数字电视地面广播标准(DMB-TH)和移动多媒体系统(CMMB)以及新一代数字广播标准(DVB-S2)都采用LDPC码作为纠错码。中国数字电视地面传输标准中采用BCH和LDPC码作为前向纠错码，其中LDPC码为内码 ，BCH码为外码。 本文在研究国标中的纠错码基础上，主要针对LDPC码的编译码器设计和硬件实现进行了较深入的研究，具体包含下面几个方面的工作。 首先简单阐述了差错控制技术和数字电视技术的相关概念，以及LDPC码的基本原理和常用的译码算法。在研究国标中LDPC码性质的基础上，设计实现了支持

49、国标中三种码率的基于移位寄存器累加和算法的LDPC编码器。本文设计的多码率编码器采用编码电路复用技术，减少了编码器消耗的资源，与传统的编码器相比，耗费资源较少，并且支持三种码率，有较好的性价比。通过仿真验证，本文设计的编码器满足国标的要求。 接着仿真了国标中LDPC码基于各种译码算法的译码性能，结果表明，BP算法性能最好，最小和算法性能比BP算法低0.71.1dB左右，本文采用归一化最小和算法作为译码算法，在归一化系数为0.625，迭代20次时，性能距BP算法仅0.05dB0.1dB左右。根据校验矩阵的准循环特性，本文设计的译码器采用部分并行的译码结构，在资源和速度方面有较好的折中。在设计了译码器的整体结构的基础上，重点设计实现了译码器的关键模块，包括变量节点处理单元、校验节点处理单元和存储器设计，并对校验节点处理单元做一定的优化，相比优化前节约了一半的资源。 10.学位论文 朱嘉 LDPC码的实现及其应用 2007随着无线通信技术