7-14-5组合可编程逻辑器件

1、4.5组合可编程逻辑器件4.5.1 PLD的结构、表示方法及分类4.5.2 组合逻辑电路的PLD实现4.5组合可编程逻辑器件可编程逻辑器件是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。4.5.1PLD的结构、表示方法及分类1、PLD的基本结构 可由或阵列直接输出，构成组合输出； 通过寄存器输P出L，D主构成体时序方式输出。互补输出 输出函数输入信号输入电路电路输入反馈输入信号乘积项和项或门阵列与门阵列互补输入项和项或门阵列与门阵列乘积输入BA与或门门阵阵列列YZ(b输出2.PLD的逻辑符号表示方法(1) 连接的方式硬线连接单元被编

2、程接通单被编程擦除单元(2)基本门电路的表示方式或门A B C DL=A+B+C+ DF1=A+B+C+DAB LC D1与门F1A B C DF1=ABCABLC&AAENAAEN三态输出缓冲器AA A输入缓冲器AA BBL4输出为1的与门AA BBAA BBL3L3输出恒等于0的与门(3) 编程连接技术熔丝工艺的与门原理图VCCABCDL熔丝 PLD表示的与门ABCDL5V0V5VVCC+(5V)RWACDBVCC3kD1A5VD2LLBD3高低电平C 5VA、B、C有一个输入低电平0VL=ABCA、B、C三个都输入高电平+5V5V连接连接连接断开VCC101B1CA、B、C 中有一个为0

3、DA输出为0；LA、B、C 都为1输出为1。XXT1T2T4T3连接断开 连接 断开 L=ABCL=AC器件的开关状态不同, 电路实现逻辑函数也就不同(4) 浮栅MOS管开关叠栅注入MOS(SIMOS)管浮栅隧道氧化层MOS(Flotox MOS)管浮栅MOS管快闪(Flash)叠栅MOS管用不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同。SIMOS管连接的PLD，采用紫外光照射擦除；Flotox MOS管和快闪叠栅MOS管，采用电擦除方法。a.叠栅注入MOS(SIMOS)管iDOVT1编程前VT2vGS编程后若要擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。浮栅无电子

4、浮栅有电子GND255VV25V当当浮浮栅栅上上没带有有电负荷电时荷，时给，控使制得栅M加OS上管大的于开V启T1的电控压制变电高压，如，果M给OS控管制导栅通加。上VT1控制电压，MOS管仍处于截止状态。截止导通GND5V5VGND5V5VVCCCDBALT1T2T4T3L=BC1断开1连接1连接1断开b.浮栅隧道氧化层MOS(Flotox MOS)管浮栅延长区与漏区N+之间的交叠处有一个厚度约为80A(埃)的薄绝缘层遂道区。当遂道区的电场强度大到一定程度，使漏区与浮栅间出现导电遂道，形成电流将浮栅电荷泄放掉。遂道MOS管是用电擦除的， 擦除速度快。源极漏极控制栅 gc dgcN+N+浮栅隧

5、道P 型衬底gfsc.快闪叠栅MOS管开关（Flash Memory) （自学）结构特点:1. 闪速存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+ 区和漏极N+区是对称的；2. 浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。特点：结构简单、集成度高、编程可靠、擦除快捷。源极漏极控制栅 gc dgcN+N+浮栅P 型衬底gfs3.PLD的分类按集成密度划分为可编程逻辑器件（PLD）低密度可编程逻辑器件（LDPLD）高密度可编程逻辑器件（HDPLD）PLAPALGALPROMEPLDCPLDFPGA2、按结构特点划分简单PLD (PAL，GAL)复杂的可编程器件(C

6、PLD) :CPLD的代表芯片如：Altera的MAX系列现场可编程门阵列(FPGA)按PLD中的与、或阵列是否编程分PLD中的三种与、或阵列与阵列可编程，或阵列固定(PAL和GAL等)与阵列固定，或阵列可编程(PROM)与阵列、或阵列均可编程(PLA)或阵列BA或阵列固定ABA或阵列可编程B可编程可编程LLL1L0L1L010与阵列固定与阵列与阵列可编程4.5.2组合逻辑电路的 PLD 实现AnBnCn例1由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。写出该电路的逻辑表达式：SnCn+1全加器AnBnCnAnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCnS= A B C+ A B C+ A B C+ A B CnnnnnnnnnnnnnC= A B + A C+ B CSnCn+1n+1nnnnnn试写出该电路的逻辑表达式。1 2 3 4 5 6 7 8 91012 3L0= C D +