工程设计培训教材.ppt

1、工程设计,赵攀,在本章中，结合前面所学的理论，举例说明实际的模拟集成电路设计与数模混合集成电路设计的特点。 首先具体设计了一款运算放大器，指出了多级运算放大器设计的指标与结构之间的关系以及运算放大器的设计思路。 然后设计了一款10位30Msps的模数转换器，以此说明模数混合集成电路的设计思路。,1.运算放大器设计,设计一个驱动容性负载的CMOS运算放大器作为缓冲放大器使用，其具体的指标为： 电源电压：5; 功耗：2MHz,相位裕度 60 。 ，要求片内补偿； 压摆率： r 3V/us； 共模抑制比：CMRR80dB.,1.1放大器结构的确定,1.由于单级CMOS放大器的电压增益通常为2060d

2、B，根据所提出的设计指标，其增益要求不下于85dB，因此至少需要二级放大器级联。 2.由于要求该放大器驱动大电容负载（60pF），并实现缓冲放大，所以采用源级跟随器作为输出级，以避免负载对前一级增益的影响。 由以上两点可以初定运算放大器为三级级联结构。 由于该运算放大器要求共模输入范围大，即第一级的共模输入范围较大。而根据前面所学，共模输入与增益是一对矛盾体，故该级的放大器增益不是很高，所以第一级的增益设计为3040dB。 由于输出级设计为源级跟随器，其增益为1，为了实现总的增益要求，第二级的增益要达到6070dB。 另外，为了实现缓冲放大，使放大器能稳定工作，在电路中采用RC补偿，并为了实现

3、片内补偿的要求，利用密勒补偿的方法，以减小补偿电容和电阻值。,3.具体电路形式 假定所采用的为N阱CMOS工艺 （1）输入级的确定 由于采用的是N阱CMOS工艺，则采用PMOS管作为差分输入对管就可避免其衬底偏置效应。 （2）中间级的确定 为了满足系统增益要求，第二级采用共源共栅放大器。 （3）输出级的确定 为了提高驱动能力，输出级采用共源电路并以PMOS管作为输入管，以避免衬底 偏置效应，但由于电平位移的作用使输出幅度下降。另外，由于输出级电流较大，需要采用独立的偏置电路。 （4）补偿方式的确定 在本设计中采用RC补偿方式，并且电阻R由NMOS管组成。,由以上要求可以确定运算放大器如图18.

4、1所示,1.2选择工艺参数,本设计选用的衬底材料为p型,=1920cm(25 10 4 3 ),并采用5umCMOS工艺。 其主要的工艺参数为： =800A =4.1 10 4 pF/ 2 =18uA/ 2 , =9uA/ 2 =+1V, =-1V =0.51 1 2 , =0.81 1 2 (N阱衬底浓度高) 厄来电压： =3.5/um， =3.5/um (N阱衬底浓度高),1.3各级放大器参数的初步考虑,1.输入级-差分输入级 该电路的最大特点是用做缓冲放大，因此输入共模范围必须和输出幅度相等。 （1）正向共模范围 + 该电路正向共模范围 + 主要受 3 进入非饱和区的限制。 该电路的等效

5、电路如右所示： 则有： 3 3 th3 ， 3 = 3 3 = 3 = + 1 由以上两式可以得到 + 3 th3 + 1,而差分放大器在静态时有： 1 =( 1 2 ) 3 在根据饱和萨氏方程可以得到 1 = th1 （ 3 + th3 ） (/) 3 2(/) 1 假设 th1 = th3 ，则把上式代入 + 3 th3 + 1 可以得到： + 3 ( 3 + th3 ) (/) 3 2(/) 1 上式表明 + 的值主要由 3 和 (/) 3 2(/) 1 决定，并且当 3 选的较高时 + 与 (/) 3 2(/) 1 的关系越小。 而当 3 确定后， 3 的大小也完全确定了， 3 的宽长

6、比 (/) 3 也可以随着确定下来。,假定频率补偿电容 c 选择为8pF 由于 r = max / c = 3 / c 而 r =3/us，就可以求出 3 必须不小于25uA 考虑由于存在分布电容和工艺偏差以及补偿电容等的影响，先假定 3 =50uA 再根据饱和萨氏方程有： 如果 3 =3.5V,则 (/) 3 =45， 假定 (/) 1 =50， 将以上数据代入式子 + 3 ( 3 + th3 ) (/) 3 2(/) 1 可得： + 3.2V 满足我们的设计要求,（2）负向共模范围 该电路的负向共模范围主要取决于 1 进入非饱和区的条件。 如图所示，即要求 1 1 th1 ， 1 = 4

7、3 1 = 3 由以上两式可以得到： 4 + th1 上式表明 主要由 4 的电位确定。 同理在静态时： 4 = 1 =( 1 2 ) 3 假定 3 =3.5V，代入 4 + th1 可得： 5+0.25 (/) 3 (/) 4 一般情况下 (/) 3 (/) 4 ,由此可以看出 对该电路比较容易满足。,（3）增益 如图所示第一级差分放大器的增益为： u = 1 1 + 4 假定 1 、 4 的沟道长度均选为10um，则有： =35， =50 考虑到增益需要一定的裕度， 取(/) 1 =50. 综合以上分析，参数选择如下： 3 =50uA, (/) 1 =50， (/) 3 =45， (/)

8、4,5 =45 并根据 u = 1 1 + 4 计算可得： u =116， + =3.16V, =-4.75V 满足设计要求。,（4）计算CMRR 考虑电路是完全对称的，由右图可以求得CMRR. CMRR=(1+2 1 ) 4 ( 1 | 4 ) 而由工艺参数等可以求得： = 1 3 3 = 3 = 50 50 10 6 =1 10 6 r 1 = 1 1 1 = 35 25 10 6 =1.4 10 6 r 4 = 1 4 4 = 35 25 10 6 =1.4 10 6 根据饱和萨氏方程则可计算出 1 =2 (/) 1 =2.12 10 4 1 4 =2 (/) 4 =2 10 4 1 把

9、以上计算所得到的值代入CMRR=(1+2 1 ) 4 ( 1 | 4 )可得： CMRR=(1+22.12 10 4 10 6 )2 10 4 0.7 10 6 =6 10 6 即 CMRR d =62.2dB,该值不能满足设计要求。 我们可以通过增大 3 的沟道长度来控制 CMRR d,（5）验证 输入级电路中每一个mos管的宽长比(/)、流过电流及偏置点电位均已知，所以可以通过SPICE模拟验证。 分为以下三个步骤： 1.验证其静态工作点是否正确，此时应假定放大器的输入为0，,2.验证共模范围是否满足设计要求，此时应假定放大器的输入信号应为共模电压。 3.验证放大器的增益是否满足设计要求，

10、 此时放大器的输入信号应为差模信号。,2.主增益级的设计,主增益级不但要求实现增益级的要求，而且其输出幅度 o = o2 8 必须达到设计要求。 根据偏置电路工艺敏感即输出失调平衡要求（即第二级失调电压不影响前级的原则），如图可知： 7 3 = (/) 7 (/) 3 , (/) 3 (/) 5 + (/) 4 = (/) 7 (/) 6 假定选择 7 =50uA，则有： (/) 7 = (/) 3 =45， (/) 6 = (/) 5 + (/) 4 =90.,为了使输出满足幅度要求，即要求| o |3V，由下图可以很直观的看出 o2 的输出幅度要求; 2 + = + | 8 |=3 | 8

11、 | 2 = | 8 |=3 | 8 | 从上面两式可以看出，当| 8 | 确定后，主增益的输出幅度也就确定了，而且由于 8 为负值，所以 2 + 很容易满足，但 2 则比较难以达到。 假定 8 =-1.35V, 则当 9 确定后，也就可以计算 出 (/) 8 的大小。,可以把上图的电路图简化为如右所示： 则有： 2 =-3-1.35=-4.35V 而 2 = + 6 + 10 ,其中 6 ， 10 为保证 6 ， 10 不进入非饱和区的管压降。 根据前面的设计可得到： 6 = + 6 + th6 =0.25V 由于 6 ， 10 的电流相等，设 10 =0.35V, 则 2 =-4.4V 即

12、要求| 8 |1.4V,满足设计要求。 同理可以得到： 10 6 th10 10 ，而考虑 10 的衬偏效应，有： th10 = th + （ + ） =0.25V, =0.6V,代入上式得: th10 1.08V,结合前面的设计，有 10 -3.3V, 假定 10 =-3.1V,而 =-4.5， 则可以求出 10 的阀值电压 th10 =1.14V 再由饱和萨氏方程可以计算出 (/) 10 80. 由以上设计得到的主增益级的mos管的宽长比后，就可以计算出主增益级的增益， 假定 6 = 10 =10um，则 =35V, 7 =20um， =100V u 6 ( 10 r 6 r 10 | r

13、 7 ) 而根据饱和萨氏方程等可以得到 6 =2 (/) 6 6 =4 10 4 1 10 =3.8 10 4 1 r 10 = 1 10 10 =0.7 10 6 r 6 =0.7 10 6 r 7 =2 10 6 ,把以上各值代入可得： u 6 ( 10 r 6 r 10 | r 7 ) = 4 10 4 (3.8 10 4 0.7 10 6 0.7 10 6 |2 10 6 ) =800 50dB 满足设计要求。,3.输出级的设计,（1）首先确定 9 9 的大小主要是根据电路压摆率的要求确定的，根据设计要求可得到： 9max r =180uA 考虑实际偏差的影响，假定 9 =200uA

14、（2）确定 9 右图为输出级的等效电路，由此可以看出： 电流 9 确定后， 9 的变化直接影响 9 的宽长比 (/) 9 ， 进而影响 + 的大小。所以可以有 + 的值来确定 9 的值 进而确定 (/) 9 。,为满足 + 3V，则要求 9 2V。即有： 9 =3V时， + 4V， (/) 9 =45 9 =2.5V时， + 3.5V， (/) 9 =20 （3）确定 (/) 8 为满足失调电压的要求，则有| s8 |=1.35V,即 8 =-1.35V 则可以算得 (/) 8 =363,4.偏置电路的设计,（1）主增益级的偏置电路 根据前面的设计要求有两个偏置电压：3.5V和-3.1V，可以

15、采用如图所示的电路 ，首先确定 11 ，为克服工艺对偏置的影响，取： 11 7 = (/) 11 (/) 7 假定 3 =2 11 ，则 (/) 11 = 1 2 (/) 7 =25 且 13 = th13 + 11 (/) 13 =1.9V,则有 (/) 13 =3.4 同理： 12 = 12 + 11 (/) 12 =6.6V,而 12 = th12 +r（ + ）=1.41V 所以可求得 (/) 12 =0.1，即 12 为一个倒比管（沟道长大于沟道宽），,为使其所占版图面积最小，可进一步将其分成两个mos管，如图所示。 假定A点的电位为0V，则对于 12 有 12 = 12 + 11

16、（/） 12 =3.1V 即可求出 （/） 12 =1 而对于 12 有 12 = 12 + 11 (/) 12 =3.5V 12 = th12 +r（ + ）=1.81V 同理可得到 （/） 12 1,（2）输出级的偏置电路 如图所示，首先确定电流，为克服工艺对偏置的影响，取 14 9 = (/) 14 (/) 9 假定 14 = 9 /4，则 14 =50uA,则 (/) 14 =5 假定B点电位为-1.6V,则 (/) 16 1。 考虑衬底偏置效应，利用饱和萨氏方程，有 15 = th15 +r（ + ）=1.63 15 = 15 + 15 (/) 15 则可求得 (/) 15 0.9,

17、5.频率补偿设计,由于该放大器用做缓冲放大，是一个二级放大器，一般为两个主极点频率，且其频率补偿电路框图如图所示， 图中 1 ， 2 分别为输入级与主增益级的输出电阻。 从前面计算可以知道： 2 =2 10 6 , 1 =0.7 10 6 采用的是RC补偿来抵消第二个极点，再根据设计要求的单位增益带宽为2MHz，则有： f 1 f c = 2 10 6 3 10 4 66.7,如果考虑实际的偏差，可取： f 1 =80Hz。 而 f 1 1 2 1 ( 1 + u2 c ) 1 2 1 u2 c 结合以上两式可求得： c 1 2 1 u2 f 1 10pF 在考虑分布电容的影响，则可取： 2

18、=2pF c =10pF 而对于第二个极点，有： f 2 = 1 2 2 2 为实现零极点相互抵消，则有 f =f 2 = 1 2 u2 c 可求得； =0.5 10 4 。 而电路中是采用一个NMOS管来实现该电阻的，即为图中的 17 。 则有； 17 =8.75V 17 = th17 +r（ + ）=1.3V =1.25V 因为只有一级放大，所以最大相移为- 90 。 ，则 17 的相位裕度 90 。 . 由于该管工作于三极管区，所以有： 1 = =2 (/) 17 ( 17 ) 将数据代入可以求得： (/) 17 =1.3,2.模数转换器ADC的设计,1目标与设计流程 1.1工程目标 设

19、计一个采样速度为30Msps，而分辨率为10BIT的模数转换器。具体指标如下： 采样频率：30Msps 分辨率：10位 功耗：150mW 单端或全差分模拟输入，输入信号的最大峰-峰值为2V 工作电压：5V 3V或5V逻辑输出,1.2 ADC设计流程,2.电路结构,1.系统结构的确定 由前面所学以知，现有的ADC结构有逐次逼近型ADC、FLASH ADC、流水线（PIPELINE）ADC、-调制ADC等。 根据设计的要求，该模数转换的主体部分可以采用PIPELINE结构，并在本设计中采用9级电路来实现，每一级实现2位的模数转换，利用数字纠错电路实现10位数字的输出。其原理框图大致如下：,2.电路

20、总体结构的确定 采用上面的所示的结构后，根据系统结构、其A/D的其他功能及性能要求，所设计的芯片总的结构框图如下：,3.电路设计,1.采样保持电路 采样保持电路是主要是运用开关电容电路中电容上的电荷重分配原理实现的，在本设计中采用如下的电路来实现； 1 、 2 与 3 是采样保持电路中控制 开关的时钟信号，并且 1 与 2 为两 个不相交叠的时钟 工作原理： 1 为采样时钟， 2 为保 持时钟，即当 1 有效时，对输入信 号进行采样，输入信号对电容 1 充 电，并以电荷的形式存储在电容 1 上；接着 1 断开，而 2 合上，则进入到保持状态，此时总电荷量不变，即电容 1 在采样阶段保存的电荷，

21、在此阶段对电荷进行电荷重新分配，根据电荷守恒原理，可以看出通过采样保持模块后，其输出电压完全反映了模拟信号的变化。,2.运算放大器的设计 在采样保持电路中，其关键模块是运算放大器，经过系统分析与仿真，提出了运算放大器的具体要求： 该运算放大器的增益大于70dB 功耗小于20mW 输出电压的最大摆幅为3V 由于所设计的运算放大器运用于10位高速PIPELINE A/D转换 器的采样电路中，要求其具有良好的线性和很高的速度，并 且是单电源工作，但普通的单级CMOS运算放大器的增益都 不能满足要求，所以在设计中选用伸缩式级联结构高速高增 益全差分运放，其主体电路如图所示：,3.A/D-CORE电路的设计 由于该设计采用的是PIPELINE 结构，共有9 级FLASH A/D实现，每一级实现1.5位的输出。 其总的A/D-CORE结构框图如图所示： （1）1.5位FLASH A/D的基本原理 1.5位FLASH A/D是在2位FLASH A/D的基础上 产生的，由于外部输入的基准电压为 (3.5V) 与 (1.5V),即基准电压值为: 2 =2( - )= - =2V 考虑交流信号输入时，其直流偏置电压为2.5V 因此，在本设计中，基准电压的范围为： - +