第五章 时序逻辑电路

1、第五章 时序逻辑电路5.1 概述5.2 时序逻辑电路的分析方法5.3 若干常用的时序逻辑电路5.4 时序逻辑电路的设计方法5.5 时序逻辑电路中的竞争冒险现象返回概述5.1 图5.1.1串行加法器电路 图5.1.2 时序逻辑电路的结构框图返回图5.1.1串行加法器电路返回图5.1.2时序逻辑电路的结构框图返回5.2时序逻辑电路的分析方法 图5.2.1 例5.2.1的时序逻辑电路 图5.2.2 图5.2.1电路的状态转换图 图5.2.3 图5.2.1电路的时序图 图5.2.4 例5.2.3的时序逻辑电路 图5.2.5 图5.2.4电路的状态转换图 图5.2.6 例5.2.4的异步时序逻辑电路 图

2、5.2.7 图5.2.6电路的状态转换图返回图5.2.1例5.2.1的时序逻辑电路返回图5.2.2图5.2.1电路的状态转换图返回图5.2.3图5.2.1电路的时序图返回图5.2.4例5.2.3的时序逻辑电路返回图5.2.5图5.2.4电路的状态转换图返回图5.2.6例5.2.4的异步时序逻辑电路返回图5.2.7图5.2.6电路的状态转换图返回若干常用的时序逻辑电路（一）5.3图5.3.1图5.3.2图5.3.3图5.3.4图5.3.5图5.3.6图5.3.7图5.3.8图 5.3.9 图5.3.10 图5.3.11图5.3.1274LS75的逻辑图74LS175的逻辑图CC4076的逻辑图用

3、D触发器构成的移位寄存器图5.3.4电路的电压波形用JK触发器构成的移位寄存器4位双向移位寄存器74LS194A的逻辑图用两片74LS194A接成8位双向移位寄存器例5.3.1的电路例5.3.1电路的波形图用T触发器构成的同步二进制加法计数器图5.3.11电路的状态转换图返回下页5.3若干常用的时序逻辑电路（二）图5.3.13 图5.3.14 图5.3.15 图5.3.16 图5.3.17 图5.3.18 图5.3.19 图5.3.20 图5.3.21 图5.3.22 图5.3.23 图5.3.24图5.3.11电路的时序图4位同步二进制计数器74161的逻辑图用T 触发器构成的同步十六进制加

4、法计数器CC4520 用T 触发器接成的同步二进制减法计数器单时钟同步十六进制加/减计数器74LS191 同步十六进制加/减计数器74LS191的时序图双时钟同步十六进制加/减计数器74LS193 同步十进制加法计数器电路图5.3.20电路的状态转换图同步十进制加法计数器74160的逻辑图同步十进制减法计数器电路图5.3.23电路的状态转换图返回下页上页5.3若干常用的时序逻辑电路（三）图5.3.25单时钟同步十进制可逆计数器74LS190的逻辑图图5.3.26 下降沿动作的异步二进制加法计数器图5.3.27图5.3.26电路的时序图图5.3.28 下降沿动作的异步二进制减法计数器图5.3.2

5、9图5.3.28电路的时序图图5.3.30 异步十进制加法计数器的典型电路图5.3.31图5.3.30电路的时序图图5.3.32二五十进制异步计数器74LS290的逻辑图图5.3.33获得任意进制计数器的两种方法（a）置零法（b）置数法图5.3.34用置零法将74LS160接成六进制计数器图5.3.35图5.3.34电路的状态转换图图5.3.36图5.3.34电路的改进返回下页上页5.3若干常用的时序逻辑电路（四）图5.3.37用置数法将74160接成六进制计数器（a）置入0000（b）置入1001图5.3.38 图5.3.39 图5.3.40 图5.3.41 图5.3.42 图5.3.43

6、图5.3.44 图5.3.45 图5.3.46 图5.3.47 图5.3.48图5.3.37电路的状态转换图例5.3.3电路的并行进位方式例5.3.3电路的串行进位方式例5.3.4电路的整体置零方式例5.3.4电路的整体置数方式环形计数器电路图5.3.43电路的状态转换图能自启动的环形计数器电路图5.3.45电路的状态转换图移位寄存器型计数器的一般结构形式扭环型计数器电路返回下页上页5.3若干常用的时序逻辑电路（五）图5.3.49 图5.3.50 图5.3.51 图5.3.52压波形图图5.3.48电路的状态转换图能自启动的扭环形计数器图5.3.50电路的状态转换图用环型计数器作顺序脉冲发生器

7、（a）电路图（b）电图5.3.53用计数器和译码器构成的顺序脉冲发生器（ a）电路图（b）电压波形图图5.3.54用中规模集成电路构成的顺序脉冲发生器（ a）电路图（b）电压波形图图5.3.55 图5.3.56 图5.3.57图5.3.58用扭环型计数器构成的顺序脉冲发生器用计数器和数据选择器组成的序列信号发生器用移位寄存器构成的序列信号发生器图5.3.57中D0的卡诺图返回上页图5. 3.174LS75的逻辑图返回图5. 3.274LS175的逻辑图返回图5. 3.3CC4076的逻辑图返回图5. 3.4用D触发器构成的移位寄存器返回图5. 3.5图5.3.4电路的电压波形返回图5. 3.6

8、用JK触发器构成的移位寄存器返回图5. 3.74位双向移位寄存器74LS194A的逻辑图返回图5. 3.8用两片74LS194A接成8位双向移位寄存器返回图5. 3.9例5.3.1的电路返回图5. 3.10例5.3.1电路的波形图返回图5. 3.11用T 触发器构成的同步二进制加法计数器返回图5. 3.12图5.3.11电路的状态转换图返回图5. 3.13例5.3.11电路的时序图返回图5. 3.144位同步二进制计数器74161的逻辑图返回图5. 3.15用T 触发器构成的同步十六进制加法计数器CC4520返回图5. 3.16用T 触发器接成的同步二进制减法计数器返回图5. 3.17单时钟同

9、步十六进制加/减计数器74LS191返回图5. 3.18同步十六进制加/减计数器74LS191的时序图返回图5. 3.19双时钟同步十六进制加/减计数器74LS193返回图5. 3.20同步十进制加法计数器电路返回图5. 3.21图5.3.20电路的状态转换图返回图5. 3.22同步十进制加法计数器74160的逻辑图返回图5. 3.23同步十进制减法计数器电路返回图5. 3.24图5.3.23电路的状态转换图返回图5. 3.25单时钟同步十进制可逆计数器74LS190的逻辑图返回图5. 3.26下降沿动作的异步二进制加法计数器返回图5. 3.27图5.3.26电路的时序图返回图5. 3.28下

10、降沿动作的异步二进制减法计数器返回图5. 3.29图5.3.28电路的时序图返回图5. 3.30异步十进制加法计数器的典型电路返回图5. 3.31图5.3.30电路的时序图返回图5. 3.32二五十进制异步计数器74LS290 的逻辑图返回图5. 3.33获得任意制进计数器的两种方法（a）置零法（b）置数法返回图5. 3.34用置零法将74LS160接成六进制计数器返回图5. 3.35图5.3.34电路的状态转换图返回图5. 3.36图5.3.34电路的改进返回图5. 3.37用置数法将74160接成六进制计数器（a）置入0000（b）置入1001返回图5. 3.38图5.3.37电路的状态转

11、换图返回图5. 3.39例5.3.3电路的并行进位方式返回图5. 3.40例5.3.3电路的串行进位方式返回图5. 3.41例5.3.4电路的整体置零方式返回图5. 3.42例5.3.4电路的整体置数方式返回图5. 3.43环形计数器电路返回图5. 3.44图5.3.43电路的状态转换图返回图5. 3.45能自启动的环形计数器电路返回图5. 3.46图5.3.45电路的状态转换图返回图5. 3.47移位寄存器型计数器的一般结构形式返回图5. 3.48扭环型计数器电路返回图5. 3.49图5.3.48电路的状态转换图返回图5. 3.50能自启动的扭环形计数器返回图5. 3.51图5.3.50电路

12、的状态转换图返回图5. 3.52用环型计数器作顺序脉冲发生器（a）电路图（b）电压波形图返回图5. 3.53用计数器和译码器构成的顺序脉冲发生器（ a）电路图（b）电压波形图返回图5. 3.54用中规模集成电路构成的顺序脉冲发生器（ a）电路图（b）电压波形图返回图5. 3.55用扭环形计数器构成的顺序脉冲发生器返回图5. 3.56用计数器和数据选择器组成的序列信号发生器返回图5. 3.57用移位寄存器构成的序列信号发生器返回图5. 3.58图5.3.57中D0的卡诺图返回时序逻辑电路的设计方法（一）同步时序逻辑电路的设计过程例5.4.1的状态转换图5.4图5.4.1图5.4.2图5.4.3图

13、5.4.4图5.4.5图5.4.6图5.4.7图5.4.8图5.4.9例5.4.1电路次态/输出( 图5.4.3卡诺图的分解十三进制同步计数器电路图5.4.5电路的状态转换图例5.4.2的状态转换图化简后的例5.4.2的状态转换图)的卡诺图Qn+1Qn+1Qn+1Qn+1C3210例5.4.2电路次态/输出（ 图5.4.9卡诺图的分解例5.4.2的逻辑图图5.4.11电路的状态转换图）的卡诺图Qn+1Qn+1Y10图5.4.10 图5.4.11图5.4.12返回下页时序逻辑电路的设计方法（二）用D触发器组成的数据检测器电路例5.4.3的状态转换图5.4图5.4.13 图5.4.14 图5.4.

14、15 图5.4.16 图5.4.17 图5.4.18 图5.4.19 图5.4.20 图5.4.21 图5.4.22 图5.4.23 图5.4.24例5.4.3电路次态/输出（n+n+Y Z）的卡诺图11QQ10图5.4.15卡诺图的分解例5.4.3的逻辑图图5.4.17电路的状态转换图例5.4.4的状态转换图例5.4.4电路次态（）的卡诺图n+n+n+111QQQ123图5.4.20卡诺图的分解修改后的卡诺图n +1Q2例5.4.4的逻辑图图5.4.23电路的状态转换图返回下页上页5.4时序逻辑电路的设计方法（三）图5.4.25 例5.4.5电路的状态转换图和次态卡诺图（a）状态转换图（b）

15、次态卡诺图图5.4.26 图5.4.27 图5.4.28 图5.4.29 图5.4.30 图5.4.31 图5.4.32 图5.4.33 图5.4.34 图5.4.35 图5.4.36例5.4.5电路的状态转换图由式（ 5.4.18 ）得到的次态卡诺图例5.4.5电路的修改后的卡诺图例5.4.5的逻辑图例5.4.6电路的状态转换图例5.4.6电路的时序图异步十进制减法计数器次态（）的卡诺图n+n+n+111n1QQQQ3210图5.4.32卡诺图的分解例5.4.6电路输出的卡诺图异步十进制减法计数器的逻辑图图5.4.35电路的状态转换图返回上页图5.4.1同步时序逻辑电路的设计过程返回图5.4

16、.2例5.4.1的状态转换图返回图5.4.3例5.4.1电路次态/输出（Qn+1Qn+1Qn+1Qn+1C ）3210的卡诺图返回图5.4.4图5.4.3卡诺图的分解返回图5.4.5十三进制同步计数器电路返回图5.4.6图5.4.5电路的状态转换图返回图5.4.7例5.4.2的状态转换图返回图5.4.8化简后的例5.4.2的状态转换图返回图5.4.9例5.4.2电路次态/输出（Y）的卡诺图n+n+11QQ10返回图5.4.10图5.4.9卡诺图的分解返回图5.4.11例5.4.2的逻辑图返回图5.4.12图5.4.11电路的状态转换图返回图5.4.13用D触发器组成的数据检测器电路返回图5.4

17、.14例5.4.3的状态转换图返回图5.4.15例5.4.3电路次态/输出（10YZ ）的卡诺图n+n+11QQ返回图5.4.16图5.4.15卡诺图的分解返回图5.4.17例5.4.3的逻辑图返回图5.4.18图5.4.17电路的状态转换图返回图5.4.19例5.4.4的状态转换图返回图5.4.20例5.4.4电路次态（）n+n+n+111QQQ123的卡诺图返回图5.4.21图5.4.20卡诺图的分解返回图5.4.22修改后的卡诺图Qn +12返回图5.4.23例5.4.4的逻辑图返回图5.4.24图5.4.23电路的状态转换图返回图5.4.25例5.4.5电路的状态转换图和次态卡诺图（a）状态转换图（b）次态卡诺图返回图5.4.26例5.4.5电路的状态转换图返回图5.4.27由式（5.4.18）得到的次态卡诺图返回图5.4.28例5.4.5电路的修改后的卡诺图返回图5.4.29例5.4.5的逻辑图返回图5.4.30例5.4.6电路的状态转换图返回图5.4.31例5.4.6电路的时序图返回图5.4.32（异步十进制减法计数器次态）的卡诺图n+n+n+n+1111QQQQ3210返回图5.4.33图5.4.32卡诺图的分解返回图5.4.34例5.4.6电路输出的卡诺图返回图5.4.35异步十进制减法计数器的逻辑图返回图5.4.3