等精度数字频率计设计

毕业设计（论文）题目等精度数字频率计的设计TITLEEQUALPRECISIONFREQUENCYMETERPLAN姓名梁森专业电子信息工程学号07061234指导教师陈坚东华理工大学毕业设计（论文）ABSTRACTII二零一一年六月东华理工大学毕业设计（论文）摘要I摘要频率检测是电子测量领域的最基本也是最重要的测量之一。频率信号抗干扰能力强、易于传输，可以获得较高的测量精度，所以测频率方法的研究越来越受到重视。本课题的等精度数字频率计设计，采用当今电子设计领域流行的EDA技术，以CPLD为核心，配合AT89C51单片机，采用多周期同步测频原理，实现了01HZ50MHZ信号频率的等精度频率测量，此外，该系统还可以测方波信号宽度及高、低电平的占空比。基于传统测频原理的频率计的测量精度将随着被测信号频率的下降而降低，在实用中有很大的局限性，而等精度频率计不但有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。运用等精度测量原理，结合单片机技术设计了一种数字频率计，由于采用了屏蔽驱动电路及数字均值滤波等技术措施，因而能在较宽定的频率范围和幅度范围内对频率，周期，脉宽，占空比等参数进行测量，并可通过调整闸门时间预置测量精度。选取的这种综合测量法作为数字频率计的测量算法，提出了基于CPLD的数字频率计的设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。设计中用一块复杂可编程逻辑器件CPLDCOMPLEXPROGRAMMABLELOGICDEVICE芯片EPM7128SLC8415完成各种时序逻辑控制、计数功能。在QUARTUSII平台上，用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真和下载。用AT89C51单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、键盘扫描和控制数码管的显示输出。系统将单片机AT89C51的控制灵活性及CPLD芯片的现场可编程性相结合，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。关键词等精度测量；单片机；频率计；闸门时间东华理工大学毕业设计（论文）ABSTRACTIIABSTRACTINTHEFIELDOFELECTRONICMEASUREMENT,THEFREQUENCYCHECKINGISONEOFMOSTFUNDAMENTALANDCRITICALLYIMPORTANTMEASURINGMETHODSBECAUSEFREQUENCYSIGNAL,WHICHISEASILYTRANSPORTED,HASSTRONGRESISTANCETOTHEDISTURBANCEANDCANBEMEASUREDWITHHIGHPRECISION,RESEARCHONTHEMETHODBYMEASURINGFREQUENCYHAVEMOREANDMORESIGNIFICANCEINTHEREALAPPLICATIONALONGWITHISMEASUREDBASEDONTHETRADITIONALFREQUENCYMEASUREMENTPRINCIPLEFREQUENCYMETERMEASURINGACCURACYTHESIGNALLINGFREQUENCYTHEDROPBUTTOREDUCE,INISPRACTICALHASTHEVERYBIGLIMITATION,BUTANDSOONTHEPRECISIONFREQUENCYMETERNOTONLYHASTEACHESTHEHIGHMEASURINGACCURACY,MOREOVERMAINTAINSTHECONSTANTTESTPRECISIONINTHEENTIREFREQUENCYMEASUREMENTREGIONUSINGANDSOONTHEPRECISIONSURVEYPRINCIPLE,UNIFIEDTHEMONOLITHICINTEGRATEDCIRCUITTECHNICALDESIGNONEKINDOFNUMERALFREQUENCYMETER,BECAUSEHASUSEDTHESHIELDACTUATIONELECTRICCIRCUITANDTECHNICALMEASUREANDSOONDIGITALAVERAGEVALUEFILTER,THUSCOULDINCOMPAREDINTHEFREQUENCYRANGEANDTHESCOPESCOPEWHICHTHEWIDTHDECIDEDTOTHEFREQUENCY,THECYCLE,THEPULSEWIDTH,OCCUPIEDPARAMETERANDSOONSPATIALRATIOCARRIESONTHESURVEY,ANDMIGHTTHROUGHTHEADJUSTMENTSTROBETIMEINITIALIZATIONMEASURINGACCURACYSELECTIONTHISKINDOFSYNTHESISMEASUREDTHEMENSURATIONTOOKTHEDIGITALFREQUENCYMETERTHESURVEYALGORITHM,PROPOSEDBASEDONTHECPLDDIGITALFREQUENCYMETERDESIGNPROPOSALHASPRODUCEDTHISDESIGNPROPOSALACTUALSURVEYEFFECT,PROVEDTHISDESIGNPROPOSALISPRACTICALANDFEASIBLE,CANACHIEVETHEHIGHFREQUENCYMEASUREMENTPRECISIONDURINGTHEDESIGN,ACHIPEPM7128SLC84_1SINCPLDFULFILLSTIMINGLOGICCONTROLANDCOUNTFUNCTIONUNDERTHEFLATOFQUARTUSII，THROUGHVHDLLANGUAGECPLDSOFTWAREDESIGNCOMPILATIONDEBUG,SIMULATIONANDDOWNLOADCANBECARRIEDOUTBYUSEOFTHEAT89C51SINGLECHIPCOMPUTERASTHEMAINCONTROLLINGPARTS,THEAT89C51REALIZESTESTSIGNALCONTROLKEYBOARDSCANANDOUTPUTDISPLAYOFLED东华理工大学毕业设计（论文）ABSTRACTIIITHESYSTEMCOMBINESTHECONTROLFLEXIBILITYOFAT89C51WITHPROGRAMMABLEPERFORMANCEOFCPLD，SONOTONLYCANITSHORTENTHEPERIODOFTHEDEVELOPMENTANDRESEARCH，BUTALSOHASTHEADVANTAGESOFCOMPACTSTRUCTURELITTLEVOLUMEHIGHRELIABILITYWIDESCOPEANDHIGHPRECISIONKEYWORDSPRECISIONSURVEYMONOLITHICINTEGRATEDCIRCUITFREQUENCYMETER,STROBETIM东华理工大学毕业设计（论文）目录1目录摘要IABSTRACTII第一章绪论111背景112研究内容及相关技术113测量原理2第二章总体设计思路321多周期同步测量方法322等精度测量原理323设计要求6第三章硬件电路设计631系统顶层电路设计632设计总体思路及原理7321CPLD的结构与功能介绍733等精度数字频率计项目设计方案7331等精度数字频率计的设计7332等精度数字频率计主要由以下几个部分组成8333系统的基本工作方式如下9334CPLD/FPGA测频专用模块的VHDL程序设计934单片机主控模块15341AT89C51单片机性能15342单片机控制电路1735输入信号整形模块1936外围电路设计19361键盘接口电路19362显示电路20363电源模块21364其它电路21第四章软件部分2241QUARTUSII概述2242QUARTUSII使用VHDL实现系统功能的全过程23421电子系统的设计方法23422“自顶向下”与“自底向上”的设计方法24423VHDL语言简介25424本系统CPLD模块的顶层设计2634单片机的汇编语言编程26东华理工大学毕业设计（论文）目录2441单片机主程序26442测频、测周期、测脉宽及测占空比子程序27第五章实验测试及误差分析2951实验测试及误差分析2951I实验测试的方法29512系统的硬件验证29513误差分析29第六章实验仿真结果3161硬件试验情况3162仿真结果31第七章设计总结33致谢34附录参考文献35东华理工大学毕业设计（论文）绪论1第一章绪论11背景频率的概念就是1S时间内被测信号的周期个数，最直接的测量方法就是单位时间内计数法，这种方法比较适合高频测量。低频通常用测周期法。这两种方法的测量精度不固定，与被测信号的范围相关。等精度频率测量法融合以上两种方法的优点，可兼顾低频与高频信号但较以上两种方法而言，等精度频率测量有较高的测量精度，且误差不会随着被测信号频率的改变而改变。测频一直以来都是电子和通讯系统工作的重要手段之一。高精度的测频仪和频率发生器有着广泛的市场前景。以往的测频仪都是在低频段利用测周的方法、高频段用测频的方法，其精度往往会随着被测频率的下降而下降。该测频仪利用等精度的测频原理，保证了整个测试范围内恒定的测试精度。伴随着我国航空航天、电子、自动化测量、测控等领域的高速发展，对信号的测量也越来越多的，应用在以上的各个领域。而且随着小数点后面数字的不断增多，对被测信号的精度的要求也随之提高。等精度数字频率计就是为满足以上要求应运而生的高科技产物。12研究内容及相关技术CPLD的原理、开发步骤基于QUARTUSII和VHDL的自顶向下，模块化的数字电子系统开发CPLD与单片机、DSP等器件的协作开发技术等精度数字频率计原理与设计该测频系统的设计扬弃了传统的自下而上的数字电路设计方法，采用先进的EDA技术及自上而下的设计，把资源丰富、控制灵活及良好人机对话功能的AT89C51单片机和具有内部结构重组、现场可编程的CPLD芯片完美的相结合起来，实现了对01HZ70MHZ信号频率的等精度测量。由于CPLD具有连续连接结构，易于预测延时，使电路仿真会更加准确，且编程方便，速度快，集成度高，价格低，从而使系统研制周期大大缩短，产品的性能价格比较高。CPLD芯片采用流行的VHDL语言编程，并在QUARTUSII设计平台上实现了全部编程设计，单片机采用底层汇编语言编程，可以精确地控制测频计数闸门的开东华理工大学毕业设计（论文）绪论2启和关闭，从而进一步提高了测量精度。该数字频率计的设计及实现也具有良好的应用价值和推广前景。后面几章将对系统的软硬件设计进行详细论述。13测量原理传统的测频原理是在一定的时间间隔内测某个周期信号的重复变化次数N，其频率可表示为FN/T，其原理框图见图11。这种测量方式的精度随被测信号频率的变化而变化。脉冲形成电路闸门电路计数译码器门控电路时基信号发生器图11传统测频原理框图当方波预置门控信号由低变为高电平时，经整形后的被测信号上升一沿启动D触发器，由D触发器的R端同时启动可控计数器CNT1和CNT2同时计数，当预置门为低电平时，随后而至的被测信号使可控计数器同时关闭。设FX为整形后的被测信号，FS为基准频率信号，若在一次预置门高电平脉宽时间内被测信号计数值为NX,基准频率计数值为NS，则有FXFS/NSNX东华理工大学毕业设计（论文）总体设计思路4第二章总体设计思路21多周期同步测量方法等精度测量就是多周期同步测量法的一种衍生。多周期同步测量法是在直接测频的基础上发展起来的，在目前的测频系统中得到越来越广泛的应用。多周期同步测量原理框图如图11所示。首先被测信号FX从输入通道进入闸门A，标准信号F0通过时基选择进入闸门B，被测信号在同步逻辑控制电路的作用下，产生一个与被测信号同步的闸门信号。当实际闸门打开时间控制为TR时，即闸门A、B被同时打开T时间，这时，计数器A和计数器B同时分为对FX和F0的周期数进行累加计数。在T时间内，若计数器A的累计数为NA，计数器B的累计数为NB，则NATRFX和NBTRF0，因此可以计算出被测频率FXF0NA/NB。输入通道闸门A计数器A显示运算器控制电路时基分频闸门B计数器BFXF0图21等精度测量原理图由此可见，多周期同步法测频技术的实际闸门时间TR不是固定的值，而是被测信号周期的整数倍，计数器A的计数脉冲与闸门A的开、闭是完全同步的，因而不存在1个22等精度测量原理东华理工大学毕业设计（论文）总体设计思路4图22等精度数字频率计原理图在图中，预置门控信号是宽度为TPR的一个脉冲，CNT1和CNT2是两个可控的计数器。标准频率信号从CNT1的时钟输入端CLK输入，其频率为FS，经整形后的被测信号从CNT2的时钟输入端CLR输入，设其实际频率为FX。当预置门控信号为高时，经整形后的被测信号的上升沿通过D触发器的Q端同时启动计数器CNT1和CNT2。CNT1和CNT2分别对被测信号频率为FX和标准频率信号频率为FS同时计数。当预置门信号为低电平时。随后而至的被测信号的上升沿将使两个计数器同时关闭。设在一次预置门时间TPR内对被测信号的计数值为NX，对标准信号的计数值为从，则下式成立则计数结束后由CNT1和CNT2输出的计数值，根据上式的等精度测量公式即可计算出被测信号的频率。由上述可见，等精度测频法具有以下三个特点I相对测量误差与被测频率的高低无关2增大TPR或FS可以增大NS，减少测量误差，提高测量精度3铡量精度与预置门宽度和标准频率有关，与被测信号的频率无关，在预置门和常规侧频闸门时间相同而被侧信号频率同的情况下，等精度测量法的测量精度不变。保证了测量的精度。东华理工大学毕业设计（论文）硬件电路设计523设计要求1对于频率测试功能，测频范围为01HZ50MHZ；对于测频精度，测频全域相对误差恒为百万分之一。2对于周期测试功能，信号测试范围与精度要求与测频功能相同。3对于脉宽测试功能，测试范围为01S1S，测试精度为001S。4对于占空比测试功能，测试精度为199。东华理工大学毕业设计（论文）硬件电路设计6第三章硬件电路设计31系统顶层电路设计等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图21所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出CPLD/FPGA完成各种测试功能键盘控制命令通过一片74LS165并入串出移位寄存器读入单片机，实现测频、测脉宽及测占空比等功能，单片机从CPLD/FPGA读回计数数据并进行运算，向显示电路输出测量结果显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。电源部分键盘输入单片机被测信号整形电路显示电路50MHZ标准频率时钟电路CPLD芯片自校输入图31系统顶层框图系统的基本工作方式如下（1）P0口是单片机与CPLD的数据传送通信口，P1口用于键盘扫描，实现各测试功能的转换P2口为双向控制口。P3口为LED的串行显示控制口。系统设置5个功能键占空比、脉宽、周期、频率和复位。（2）显示电路由8个数码管组成7个LED数码管组成测量数据显示器，另一个独立的数码管用于状态显示。（3）测频标准频率50MHZ信号由晶体振荡源电路提供。待测信号经放大整形后输入CPLD/FPGA的TCLK。东华理工大学毕业设计（论文）硬件电路设计732设计总体思路及原理321CPLD的结构与功能介绍可编程逻辑器件是20世纪70年代发展起来的一种新型逻辑器件，它是大规模集成电路技术的飞速发展与计算机辅助设计、计算机辅助生产和计算机辅助测试相结合的一种产物，是现代数字电子系统向超高集成度、超低功耗、超小封装和专用化方向发展的重要基础。它的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来了革命性的变化。该测频系统选用的CPLD器件是ALTERA公司所生产的MAX7000系列中的EPM7128SLC8415。它是在ALTERA公司的第二代MAX结构基础上，采用先进的氧化物半导体EEPROM技术制造的。可容纳各种各样、独立的组合逻辑和时序逻辑函数。可以快速而有效的重新编程，并保证可编程擦除100次。EPM7128SLC8415包含128个宏单元，每16个宏单元组成一个逻辑阵列块，同时，每个宏单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。EPM7128SLC8415的结构框图中逻辑阵列块LAB由16个宏单元MACROCELLS阵列组成，多个逻辑阵列块通过可编程互连阵列PTA互相连按宏单元MACROCELLS由逻辑阵列、乘积项选择阵列和可编程寄存器等3个功能模块组成可编程互连阵列PTA是一种可编程全局总线，连接着器件中的任何曰信号起源和信号目的地，使信号可以通过整个器件，且PTA消除了信号之间的时间偏移，有固定的延时，使时间性能容易预测I/0控制块I/0CONTROLBLOCK允许每一个1/0管脚可以被单独的配置为输入、输出、双向管脚，且所有工/0引脚都有一个三态缓冲器。33等精度数字频率计项目设计方案331等精度数字频率计的设计等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图33所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出；CPLD/FPGA完成各种测试功能；键盘信号由AT89C51单片机进行处理，它从CPLD/FPGA读回计数数据东华理工大学毕业设计（论文）硬件电路设计8并进行运算，向显示电路输出测量结果；显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。等精度频率计测试模块DJDPLJVHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYDJDPLJISPORTCHEKF,FINPUT,CHOICEINSTD_LOGICSTART,CLRTRIG,FSTD,TFINSTD_LOGICSELINSTD_LOGIC_VECTOR2DOWNTO0OOOUTSTD_LOGIC_VECTOR7DOWNTO0EENDOUTSTD_LOGICCPBZENDDOUTSTD_LOGICENDENTITYDJDPLJARCHITECTUREARTOFDJDPLJISCOMPONENTFINIS自校/测试频率选择模块例化PORTCHKF,FIN,CHOISINSTD_LOGICFOUTOUTSTD_LOGICENDCOMPONENTFINCOMPONENTCONTRLIS测频、周期控制模块例化PORTFIN,START,CLR,FSDINSTD_LOGICCLK1,EEND,CLK2,CLRCOUTSTD_LOGICENDCOMPONENTCONTRL332等精度数字频率计主要由以下几个部分组成（1）信号整形电路。用于对待侧信号进行放大和整形，以便作为PLD器件的属于信号。（2）测频电路。测频电路是测频的核心电路模块，可以由FPGS等PLD器件担任。（3）单片机电路模块。用于控制FPGA的测频操作和读取测频数据，并作出相应数据处理。安排单片机的P0口直接读取测试数据，P2口向FPGA发控制命令。（4）100MHZ的标准频率信号源。本模块采用高频稳定度和高精度度的晶振作为标准频率发生器，产生100MHZ的标准频率信号直接进入FPGA。东华理工大学毕业设计（论文）硬件电路设计9（5）键盘模块。可以用5个键执行测试控制，一个是复位键，其余是命令键。（6）数码显示模块。可以用7个数码管显示测试结果，最高可表达百万分之一的精度。考虑到提高单片机I/O口的利用率，降低编程复杂性，提高单片机的计算速度以及降低数码显示器对主系统的干扰，可以采用串行静态显示方式。333系统的基本工作方式如下1P0口是单片机与FPGA的数据传送通信口，P1口用于键盘扫描，实现各测试功能的转换；P2口为双向控制口。P3口为LED的串行显示控制口。系统设置5个功能键占空比、脉宽、周期、频率和复位。27个LED数码管组成测量数据显示器，另一个独立的数码管用于状态显示。3BCLK为测频标准频率50MHZ信号输入端，由晶体振荡源电路提供。（4）待测信号经放大整形后输入CPLD/FPGA的TCLK。334CPLD/FPGA测频专用模块的VHDL程序设计利用VHDL设计的测频模块逻辑结构如图23所示，其中有关的接口信号规定如下1TFP27TF0时等精度测频；TF1时测脉宽。2CLR/TRIGP26当TF0时系统全清零功能；当TF1时CLRTRIG的上跳沿将启动CNT2，进行脉宽测试计数。3ENDDP24脉宽计数结束状态信号，ENDD1计数结束。4CHOICEP32自校/测频选择，CHOICE1测频；CHOICE0自校。5STARTP25当TF0时，作为预置门闸，门宽可通过键盘由单片机控制，START1时预置门开；当TF1时，START有第二功能，此时，当START0时测负脉宽，当START1时测正脉宽。利用此功能可分别获得脉宽和占空比数据。6EENDP23等精度测频计数结束状态信号，EEND0时计数结束。7SEL20P22，P21，P20计数值读出选通控制。东华理工大学毕业设计（论文）硬件电路设计10CLKCLRQ310CNTINSTFINSTARTCLRFSDCLK1EENDCLK2CLRCCONTRLINST1FINSTARTCLRENDDPULCONTRL2INST2CHKFFINCHOISFOUTFININST4CLK2FSDCNLPULCLKOUTGATEINST5CLKCLRQ310CNTINST6VCCCHKFINPUTVCCFININPUTVCCCHOISINPUTVCCSTARTINPUTVCCCLRINPUTVCCFSDINPUTENDDOUTPUT0070OUTPUTVCCCNLINPUT图32CPLD测频专用模块1测频/测周期的实现1令TF0，选择等精度测频，然后在CONTRL的CLR端加一正脉冲信号以完成测试电路状态的初始化。2由预置门控信号将CONTRL的START端置高电平，预置门开始定时，此时由被测信号的上沿打开计数器CNT1进行计数，同时使标准频率信号进入计数器CNT2。3预置门定时结束信号把CONTRL的START端置为低电平由单片机来完成，在被测信号的下一个脉冲的上沿到来时，CNT1停止计数，同时关断CNT2对FS的计数。4计数结束后，CONTRL的EEND端将输出低电平来指示测量计数结束，单片机得到此信号后，即可利用ADRCP22、ADRBP21、ADRAP20分别读回CNT1和CNT2的计数值，并根据等精度测量公式进行运算，计算出被测信号的频率或周期值。FOUT1CHKFCHOISFOUTFINFOUT2FOUT0图33测频模块逻辑图东华理工大学毕业设计（论文）硬件电路设计11DENAQPRECLRCLK20FINCLK1EENDCLK2STARTFSDCLRCLRCCLK10QQ1图34测频/测周期的实现电路图2控制部件设计如图35所示，当D触发器的输入端START为高电平时，若FIN端来一个上升沿，则Q端变为高电平，导通FINCLK1和FSDCLK2，同时EEND被置为高电平作为标志；当D触发器的输入端START为低电平时，若FIN端输入一个脉冲上沿，则FINCLK1与FSDCLK2的信号通道被切断。DENAQPRECLRCLK20FINCLK1EENDCLK2STARTFSDCLRCLRCCLK10QQ1图35测频与测周期控制部分电路3计数部件设计图36计数部件模块图东华理工大学毕业设计（论文）硬件电路设计12A310B310OUT310ADDERDQPREENACLRCLKCLRQ310CNT310ADD032H00000001图37计数部件电路原理图图32中的计数器CNT1/CNT2是32位二进制计数器，通过DSEL模块的控制单片机可分4次将其32位数据全部读出。计数模块CNTVHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYCNTISPORTCLK,CLRINSTD_LOGICQOUTSTD_LOGIC_VECTOR31DOWNTO0ENDENTITYCNTARCHITECTUREARTOFCNTISSIGNALCNTSTD_LOGIC_VECTOR31DOWNTO0定义CNT的数据类型BEGINPROCESSCLK,CLRISBEGINIFCLR1THENCNT被测频率的不稳定性如信号发生器在产生1KHZ的频率时总是在1KHZ和999HZ上跳动。2单片机在产生门宽信号时其上升沿和下降沿的建立时间过长，每次产生的门宽信号不一样，造成计数结果的误差。3由于该频率及采用8位LED显示，最高显示精度为百万分之一，其舍去位数仍有有效数字，所以会造成低于测量精度的显示误差。被测频率FINPUT标准频率FSD闸门时间TF被测频率计数值NX标准频率计数值NS测试频率1HZ50MHZ10SA1C1FECF5105964911HZ50MHZ10SA1C1FECF0105964911HZ50MHZ10SA1C1FECF510596491122HZ50MHZ1S7B2FA7CD612307288122HZ50MHZ1S7B2FA7CD612307288122HZ50MHZ1S7B2FA7CD612307288978HZ50MHZ01S634C8FAF98654350978HZ50MHZ01S634C8FAF98654335978HZ50MHZ01S634C8FAF98654335155HZ50MHZ01S30ED4C706F1250120155HZ50MHZ01S30ED4C706F12502198155HZ50MHZ01S30ED4C706F1250120250HZ50MHZ01S61DA4C713725001400250HZ50MHZ01S61DA4C713725001400250HZ50MHZ01S61DA4C713825001397东华理工大学毕业设计（论文）实验仿真结果31第六章实验仿真结果61硬件试验情况本系统既含有FPGA自编程硬件设计电路，又含有单片机控制电路，整个系统比较复杂，因此我们采用自底向上的调试方法，也就是先进行各个单元电路的软件仿真和硬件调试，在各个单元电路调试好后再进行系统联调，最后进行硬件的编程固化及系统的组装。62仿真结果图61TOP令TF0，然后在CONTRL的CLR端加一正脉冲信号以完成测试电路状态的初始化。由预置门控信号将CONTRL的START端置高电平，预置门开始定时，此时由被测信号的上沿打开计数器CNT1进行计数，同时使标准频率信号进入计数器CNT2。预置门定时结束信号把CONTRL的START端置为低电平由单片机来完成，在被测信号的下一个脉冲的上沿到来时，CNT1停止计数，同时关断CNT2对FS的计数。计数结束后，CONTRL的EEND端将输出低电平来指示测量计数结束，单片机得到此信号后，即可利用ADRCP22、ADRBP21、ADRAP20分别读回CNT1和CNT2的计数值，并根据等精度测量公式进行运算，计算出被测信号的频率或周期值。东华理工大学毕业设计（论文）实验仿真结果32图62计数模块CNT图63测频、周期控制模块CONTRLVHD当D触发器的输入端START为高电平时，若FIN端来一个上升沿，则Q端变为高电平，导通FINCLK1和FSDCLK2，同时EEND被置为高电平作为标志；当D触发器的输入端START为低电平时，若FIN端输入一个脉冲上沿，则FINCLK1与FSDCLK2的信号通道被切断。图64测脉宽、占空比图65自校/测试频率选择模块图66计数器二频率切换模块东华理工大学毕业设计（论文）设计总结33第七章设计总结该测频系统经过软硬件设计，经过实验仿真分析及验证，各项功能达到了预定的设计指标。在开发过程中，综合运用了QUARTUSII,STUDIO,ORCAD等开发工具，使用了VHDL及汇编语言，在论文写作及作图时还用到了WORD,VISIO、画图等软件。该测频系统的特点是克服了传统的测频法或测周法的不足，能在频率范围变化较大时，都有比较高的测量精度。具有以下突出特点1在系统总体设计方面，充分利用单片机和FPGA/CPLD各自的优势，将测控的主体分配给FPGA/CPLD，既可满足频测对速度方面的要求和多I/0口的要求，同时利用单片机具有良好的人机接口和控制运算的功能，可以较简单地实现键盘和显示控制以及数据处理运算。2在频率测量方面，由于采用了等精度测频法，使该系统具有以下特点相对测量误差与被测频率的高低无关增大TPR或FS可以增大NS，减少测量误差，提高测量精度测量精度与预置门宽度和标准频率有关，与被测信号的频率无关，预置门和常规测频闸门时间相同而被测信号频率不同的情况下，等精度测量法的测量精度不变。3在显示方面，首先采