毕业论文基于fpga简易数控电源说明书

数字电路课程设计报告 目录一 课题要求二 数控电源整体设计的原理框图2.1 数控电源软件的整体设计2.1.1分频器模块设计2.1.2键盘输入模块设计2.1.3可逆100进制计数器模块设计2.1.4数据选择器模块设计2.1.5位码选择器模块设计2.1.5驱动共阴极数码管七段译码器模块设计2.1.6二-十进制译码器模块设计2.1.7层次化设计2.1.8调试及结果2.1.9收获与体会三 参考文献四 附录4.1.1 按键电路4.1.2 显示电路4.1.3 DAC0832转换电路4.1.4 放大电路4.1.5 元件清单一 课题要求本课题所介绍的数控稳压电源与传统稳压电源相比，具有操作方便，电压稳定度高，其输出电压大小采用了数字显示的特点。主要用到了一块核心芯片FPGA其型号为EP2C5T144C8.本课题具体要求如下：（一）技术要求：1熟练掌握Quartus6.0软件的使用方法，同时能够对仿真波形进行一定的分析；2. 熟练掌握运用VHDL语言进行层次化设计；（二）功能要求1输出电压：范围09.9V，步进0.1V；2输出电压值由数码管进行动态显示；3由“”、“”两键分别控制输出电压步进增减；4输出电压预置在6.6V；在本次课程设计中，本人主要负责软件的设计及相关软硬件的调试。二 数控电源整体设计的原理框图“+” “-”按键FPGA(EP2C5T144C8)数显电路D/A转换调整输出+5V+5V+12V-12V图2-1+5V、+12V及-12V由实验箱提供，+5V为FPGA工作电压，也是D/A芯片的工作电压,+12V及-12V为运放供电；通过“+”按键或“-”按键向FPGA输入信号，FPGA得到增计数脉冲信号或减计数脉冲信号，通过其内部相关电路从而计数，内部计数器的信号一路送给外部显示电路来显示当前的电压值，另一路送给D/A转换，D/A转换电路将数字量按比例，转换成模拟电压，再经过调整，从而输出稳定的直流电压。2.1 数控电源软件的整体设计100万分频器200万分频器五十MHZ键盘模块100进制可逆计数器模块2选1模块7段译码器模块二-十进制译码器模块位码选择模块D/A转换位码控制端段码控制端“+”计数脉冲输入“-”计数脉冲输入图2-2由于FPGA芯片自带50MHZ的有源晶振，其频率太高，必须经过合适的分频才能使用。经过100万分频器即得到50HZ的信号，再作为100进制可逆计数器模块和位码选择模块的工作时钟，同时作为键盘的输入信号；50MHZ经过200万分频器即得到25HZ的信号作为键盘模块的工作时钟；键盘模块对输入的计数脉冲信号进行消抖处理；100进制可逆计数器模块实现099或990的计数功能；2选1模块实现选择显示数据的整数和小数的功能；7段译码器模块实现把计数器的输出二进制转换为数码管显示的字符码；位码选择模块实现选择哪一个数码管显示的功能；二-十进制译码器模块实现将计数器的输出信号转换为D/A所需要的二进制数据。2.1.1分频器模块设计（1）100万分频器DVF的设计源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT(CLK:IN STD_LOGIC; FOUT:OUT STD_LOGIC);END;ARCHITECTURE ONE OF DVF ISBEGINPROCESS(CLK)VARIABLE CNT:INTEGER RANGE 0 TO 500000;VARIABLE X:STD_LOGIC;BEGIN IF CLKEVENT AND CLK=1 THENIF CNT500000 THENCNT:=CNT+1;ELSE CNT:=0;X:=NOT X;END IF;END IF;FOUT=X;END PROCESS ;END ONE;生成的电路模块如下图2-3仿真波形图如下：图2-4（缩小波形图）图2-5（放大波形图）仿真结果分析：输入CLK的F0=50MHZ,（即T0=20ns）而输出FOUT的T1=20ms, （即F1=50HZ）则次分频器设计符合要求。（2）200万分频器DVF的设计源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF1 ISPORT(CLK:IN STD_LOGIC; FOUT:OUT STD_LOGIC);END;ARCHITECTURE ONE OF DVF1 ISBEGINPROCESS(CLK)VARIABLE CNT:INTEGER RANGE 0 TO 1000000;VARIABLE X:STD_LOGIC;BEGIN IF CLKEVENT AND CLK=1 THENIF CNT1000000 THENCNT:=CNT+1;ELSE CNT:=0;X:=NOT X;END IF;END IF;FOUT=X;END PROCESS ;END ONE;生成的电路模块如下图2-6仿真波形图如下：图2-7（缩小波形图）图2-8（放大波形图）仿真结果分析：输入CLK的F0=50MHZ,（即T0=20ns）而输出FOUT的T1=40ms, （即F1=25HZ）则次分频器设计符合要求。2.1.2键盘输入模块设计源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY KEY ISPORT( UP:IN STD_LOGIC;DOWN:IN STD_LOGIC;CLK:IN STD_LOGIC;CLK1:IN STD_LOGIC;UP0:OUT STD_LOGIC;DOWN0:OUT STD_LOGIC);END KEY;ARCHITECTURE ONE OF KEY ISSIGNALUPT1,UPT2,UPT3,DOWNT1,DOWNT2,DOWNT3:STD_LOGIC;BEGINPROCESS(CLK1)BEGINif(CLK1EVENT AND CLK1=1)THENUPT1=UP;UPT2= UPT1;DOWNT1=DOWN;DOWNT2=DOWNT1;END IF;END PROCESS;UPT3=NOT UPT2;DOWNT3=NOT DOWNT2;PROCESS(CLK)BEGINIF(CLKEVENT AND CLK=1) THENUP0=CLK1ANDUPT1 AND UPT3;DOWN0 =CLK1 AND DOWNT1 AND DOWNT3;END IF;END PROCESS;END ONE;生成的电路模块如下：图2-9仿真波形如下：图2-10仿真结果分析：经过抖动处理，按键的输出脉冲均变为一个CLK1时钟周期的宽度，因开关及外界一系列因素引起的电平抖动的干扰脉冲信号全被滤掉。则此键盘模块符合设计要求。2.1.3可逆100进制计数器模块设计源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT100 ISPORT ( CLK:IN STD_LOGIC; UP,DOWN:IN STD_LOGIC; Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT100;ARCHITECTURE ONE OF CNT100 ISSIGNAL COUT2,COUT1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK,UP,DOWN) BEGIN IF(CLKEVENT AND CLK=1) THEN IF(UP=0 AND DOWN=1) THENIF (COUT2=9 AND COUT1=9) THEN COUT2=1001;COUT1=1001; ELSE IF (COUT1=9) THENCOUT2=COUT2+1; COUT1=0000;ELSECOUT2=COUT2; COUT1=COUT1+1;END IF;END IF;ELSIF(DOWN=0 AND UP=1) THENIF (COUT2=0 AND COUT1=0) THENCOUT2=0000;COUT1=0000;ELSE IF (COUT1=0) THENCOUT2=COUT2-1; COUT1=1001;ELSECOUT2=COUT2; COUT1=COUT1-1;END IF;END IF;ELSIF(DOWN=1 AND UP=1) THENCOUT1=0110;COUT2=0110;END IF;END IF;END PROCESS;Q1=COUT1;Q2QQQCHOOSE_WEI_MACHOOSE_WEI_MACHOOSE_WEI_MA=XX; END CASE;END PROCESS;END ONE;生成的电路模块如下：图2-16仿真波形如下：图2-17分析结果：由波形可知，当A=1时，输出信号CHOOSE_WEI_MA=10; 当A=0时，输出信号CHOOSE_WEI_MA=01;由此可知，每次只能选通一个数码管，通过改变选择信号A的频率，利用人眼的视觉暂留，即可达到显示要求。显然此模块符合设计要求。2.1.5驱动共阴极数码管七段译码器模块设计源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY SEGMENT7 is PORT ( DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DATAOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END SEGMENT7 ; ARCHITECTURE ONE OF SEGMENT7 ISBEGINWITH DATAIN SELECT DATAOUT=1111110 when 0000, 0110000 when 0001, 1101101 when 0010, 1111001 when 0011, 0110011 when 0100, 1011011 when 0101, 1011111 when 0110, 1110000 when 0111, 1111111 when 1000, 1111011 when 1001, 1111111 when others; END ONE;生成的电路模块如下：图2-18仿真波形如下：图2-19分析结果：DATAOUT(6)=a, DATAOUT(5)=b, DATAOUT(6)=c, DATAOUT(6)=d, DATAOUT(6)=e, DATAOUT(6)=f, DATAOUT(6)=g。当DATAIN=0000时，DATAOUT=1111110，共阴数码管当位码选通时，段码为高电平即可点亮数码管。当DATAIN=0000时，DATAOUT=1111110，此时只有g段不亮，显示0；当DATAIN=0111时，DATAOUT =1110000，即a,b,c三段亮，显示字符7。其余分析类似。显然此模块设计符合要求。2.1.6二-十进制译码器模块设计源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY BCD2_10 ISPORT(BCD1,BCD2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END BCD2_10;ARCHITECTURE ONE OF BCD2_10 ISBEGIN B_OUTCP1,FOUT=CLK2);U2:DVF1 PORT MAP(CLK=CP1,FOUT=CLK_KEY);U3:CNT100 PORT MAP(CLK=CLK2,UP=UP11,DOWN=DOWN11,Q2=Q22,Q1=Q11);U4:KEY PORT MAP (CLK=CLK2,CLK1=CLK_KEY,UP0=UP11,DOWN0=DOWN11,UP=UP1,DOWN=DOWN1);U5:DECODER1_2 PORT MAP(A=CLK2,CHOOSE_WEI_MA=WEI_MA_CHOOSE);U6:BCD2_10 PORT MAP(BCD1=Q11,BCD2=Q22,B_OUT= DATA_TO_DA);U7:MUX21 PORT MAP(A=Q11,B=Q22,Q=Q33,SEL=CLK2);U8:SEGMENT7 PORT MAP(DATAIN=Q33,DATAOUT=DUAN_MA_CHOOSE);END ONE;生成的电路模块如下：图2-22仿真波形如下：图2-23分析结果：上述波形为部分仿真结果。可知位码输出信号在01和10两者间不断变化。而段码信号根据按键输入的信号及时钟信号而发生变化。由段码信号1111110则显示的是0的字符码值；而0110000则显示的是1的字符码值。因按键存在抖动，内部必须加上一定延迟才能接受到真正的按键信号，以防接受干扰信号而造成误操作。2.1.8调试及结果步骤一： 安装驱动。插入USB下载线后，自动弹出窗口，手动设置，D:Alteraquartus 6.0driverusbblaster。具体查找目录根据自己安装软件quartus 6.0的所在的根目录。步骤二： 锁引脚。Assignments-Pins-锁好如下图所示-编译图2-24步骤三： IDE环境设置。(1) Asignments-Device-EP2C5T144C8-DEVICE&Pin Options-Configuration-Use Configuration Device-EPCS1-编译(2)Tools-Programmer-HardwareSetup-Currently Selected Hardware-Usb-Blaster- Mode-ASP-选择DISPLAY.pof文件-START注：待程序下载完毕，先切断电源，再拔USB下载线，再给FPGA芯片及硬件上电后，程序才能生效。保证下载板在断电的情况下进行ASP接口的插拔。在软硬件联调时，首先给硬件上电单独测试，检验数码管显示模块是否正常以及D/A转换部分是否正常工作。具体操作如下：数码管显示模块-先给位码控制信号端口加高电平，在给段码控制信号端口加高低不同的电平，观察是否能在0-9范围内正常显示。D/A转换部分-给DAC0832芯片的8个数字量输入端口加高低不同的电平，用万用表测量第一级放大器输出端的电压，观察其是否随输入信号的不同而不同，其变化应在0至-5V范围内。然后再测量第二级放大器输出端的电压，观察其是否在0至9.9范围内变化。若达不到9.9V,则调节滑动变阻器使其达到9.9V为止。若硬件没问题，方可进行软硬件联调。采用搭积木的方法，具体操作如下：首先根据自己锁的引脚图，将FPGA芯片和硬件电路用杜邦线接好。其次，将计数器和显示模块做成一个顶层文件，将程序下载到FPGA芯片里，观察是否能够正常显示09.9，若正常则进行下面的操作。接着，在上面的顶层文件里加入键盘模块，下载到FPGA芯片里，通过按按键开关，观察是否能够正常显示09.9，每按一次，步进是否为0.1。若正常则进行下面的操作。最后，把整个顶层文件的程序下载到FPGA芯片里，观察是否一上电即显示6.6，并测量第二级运放输出端口的电压是否也为6.6V;通过按按键开关，观察是否能够正常显示09.9，每按一次，步进是否为0.1，同时测量第二级运放输出端口的电压值和显示的电压数值是否一致。最终调试结果：通过按钮开关,显示部分能够正常显示出09.9范围内任一数值，且步进为0.1。而输出的模拟电压值基本与所显示的电压值一致。2.1.9收获与体会本次课程设计，受益匪浅。比如学会了上电检测自己的硬件是否焊接正确，而不是用万用表来依次检测这个节点和那个节点是否连到一起。这种方法当然也可以，不过其效率低且准确性不是100%。此外，还学会了数码管动态显示技术，学会了调试系统的一种最基本且通用的方法-搭积木法，而不是我们所想象的那样，将整个程序一一次性全下载到FPGA芯片里。此次设计中，没有太多的创新部分，就一点：将输出电压预置在6.6V。当然，在整个系统的设计过程里，也遇到了一系列的问题。比如，在硬件单独上电检测时，发现D/A转换部分的第一级运放输出在0至-5范围内正常，但第二级输出一直为-12V左右，约等于为运放供电的负电源电压。一开始用万用表按照原理图检测是否有导线接错，没发现。向同学请教，也不能解决。最终还是在黄老师的指导下，发现第二级运放的反馈方法接错，本应该负反馈，原理图上却画成了正反馈。此外，在软件调试过程中，发现计数器的步进为0.2。最终通过将输入键盘模块的消抖时钟CLK1的频率设为25HZ,而将计数器的时钟设为50HZ,才得以解决。遗憾的是：A/D闭环校准反馈部分未设计出来。言而总之，总而言之,一方面我将加强理论方面知识的学习，这样有益于给实际中遇到的问题指明解决方向；另一方面将不断提高自己实践动手能力，将所学到的知识充分运用到其中。三 参考文献1王振红，张常年。全国大学生电子设计竞赛。化学化工出版社。2潘松，黄继业。EDA技术与VHDL（第3版）。清华大学出版社。3姜雪松，吴钰淳，王鹰。VHDL设计实例与仿真。机械工业出版社。4黄智伟，王彦，陈琼。FPGA系统设计与实践。电子工业出版社。5数字电路课程设计指导书。江苏技术师范学院电气信息工程学院。四 附录4.1.1按键电路图4-1因实验室提供的是常开按钮开关，而本系统中需要的是低电平有效，则通过上拉电阻的办法来解决。当J1和J2都未闭合时，R3和R4通过上拉电阻输出高电平；当J1和J2中有一个闭合时，对应的端口则输出低电平（注：R3和R4的另一端接到FPGA的I/O口,R3和R4为了保护FPGA的I/O口免受损害）。4.1.2显示电路图4-2为了硬件接线方便和节约资源和成本，本系统采用数码管动态显示技术。Q1和Q2（Q1和Q2为9013 NPN型三极管）的基极通过R9和R10接FPGA的I/O口位码控制端，R9、R10一方面起偏置作用，另一方面保护I/O口。R11R17的另一端接到FPGA的I/O口段码控制端。R11R17起保护I/O口的作用。R1R8为限流电阻，保护数码管，延长其使用寿命。数码管动态显示的原理：首先将要显示的七段LED数码管的位选信号置为1，不显示的置为0，则对应的三极管导通，数码管的共阴极接地。然后再给出要显示的数据的段码信号，即可显示出要显示的数据。因本系统显示范围为09.9，步进为0.1，则将整数显示的数码管的小数点H端通过限流电阻R8直接接到电源，只要一上电，小数点即被点亮，而小数显示的数码管的小数点H不需要显示，则将其悬空。虽然任何一个时间里，只显示一个数码管，但在实际中只要从第一个到第二个的扫描周期不超过20ms，因人眼视觉暂留的原因会同时看到这两个数码管要显示的数据。4.1.3 DAC0832转换电路图4-3为了将模拟电流转换为模拟电压，需把两个输出端Iout1和Iout2分别接到运算放大器的两个输入端，经过一级运放得到单极性输出电压,其中D为数字量的二进制数。的最大值为-5V,要使输出电压符合设计要求，则需对这一级输出电压进压进行反向放大两倍（注：R1R8均为200ohm,起保护I/O口作用，它们的另一端均接到FPGA芯片的对应I/O口）。4.1.4放大电路图4-4此放大电路采用反向输入比例放大器，RV1为滑动变阻器实际接入电路中的阻值，R11为平衡电阻，实际电路中滑动变阻器用47K替代。4.1.5元件清单基于FFPGA的简易数控电源的元件清单元件名称参数个数FPGAEP2C5T144C81数模转换DAC08321按钮开关常开2运放LM3581排阻102 8脚1碳膜电阻1K3碳膜电阻200ohm20碳膜电阻10K3滑动变阻器47K1三极管90132数码管共阴2插座20脚2杜邦线50排针40脚一排237附件1： 大学本科毕业论文（设计）工作程序要求阶段工作程序及要求完成时间第一阶段（准备阶段）（一）确定题目和指导教师1.学院（系）成立毕业论文（设计）领导小组；2.学院（系）向教师（具有讲师以上职称或具有研究生学历的助教）分派指导论文（设计）任务，院（系）公布备选题目一览表；3.学院（系）召开指导教师和学生参加的毕业论文（设计）布置大会；4.学生根据自己的专业兴趣、学术特长选定论文题目，确定指导教师，也可与指导教师协商后确定论文题目；5.学院（系）将选题结果汇总成表，报教务处实践教学科备案。每学年第一学期第8周前（二）做好论文开题、写作的准备工作1.指导教师向学生传达毕业论文（设计）要求及有关管理规定，师生沟通交流课题任务，使学生正确理解课题，为开题做准备；2.学生确定论文题目后，应在指导教师的指导下进行文献检索、实习调研以及实验等论文前期准备工作。每学年第一学期第8周以后第二阶段（开题及写作阶段）（三）做好开题报告教研室组织教师指导学生做好开题报告，院（系）检查开题情况，教务处抽查。每学年第二学期第2周前（四）认真进行毕业论文（设计）指导、检查工作。1指导教师做好指导工作，定期检查学生的工作进度和质量，及时解答和处理学生提出的有关问题；2学院（系）要随时了解、检查论文写作进展情况，及时研究协调处理毕业论文写作过程中的有关问题。每学年第二学期（五）毕业论文中期检查教研室组织中期毕业论文检查工作，做好记录，学生须向指导教师汇报工作进度和工作质量，并填写中期检查表。每学年第二学期第8周第三阶段（评审答辩阶段）（六）指导教师评定毕业论文答辩前一周，学生将毕业论文交指导教师，指导教师需认真审阅，写出评语和评分。每学年第二学期第13-14周（七）评阅老师评阅毕业论文学院（系）或教研室安排有关教师，详细评阅每个学生的毕业论文，给出评分。（八）组织答辩学院（系）成立答辩委员会，组织答辩小组对学生进行论文答辩，答辩日程安排通知教务处，并做好答辩记录，给出答辩成绩。每学年第二学期第15周前（九）综合评定成绩学院（系）组织专门人员检查评分标准执行情况，进行成绩汇总和统计；毕业论文成绩及时报送教务处。每学年第二学期第15周前（十）毕业论文归档管理学院（系）收集并整理归档毕业论文有关材料，包括鉴定表（2份）、开题报告（1份）、中期检查表（1份）、评分表（1份）、论文（设计）（1份）及相应电子文档，填写本科生毕业论文（设计）工作总结表，一份交教务处实践教学科。每学年第二学期第16周前（十一）校级优秀毕业论文评选每学年第二学期第17周前注：1.提前或推延进行毕业论文（设计）的，各阶段要求相同，日程自定；2.毕业论文（设计）工作三个阶段时间安排，可根据各专业特点适当调整。 附件2： 大学本科毕业论文（设计）撰写规范一、毕业论文（设计）文本结构毕业论文（设计）主要由8个部分组成：封面；目录；题目；中外文摘要；正文；参考文献；谢辞；附录。二、毕业论文（设计）各部分规范1. 封面封面按学校规定的格式填写，包括论文（设计）题目、作者姓名、指导教师姓名、学科专业等内容。2. 目录目录由毕业论文（设计）各部分内容的顺序号、名称和页码组成，目次中的内容一般列出二级标题即可。目录应该用“”连接名称与页码。3. 题目论文（设计）题目要恰当、简明、凝练，能够反映论文的主题及其内容，做到文、题贴切。题目中不使用非规范的缩略词、符号、代号和公式，通常不采用问话的方式。题目所使用的词语应当考虑到有助于选择关键词和编制题录、索引等。题目的中文字数一般不超过20个字，外文题目不超过10个实词，中外文标题应一致，居中编排格式。4. 中外文摘要及关键词摘要是对毕业论文（设计）内容不加注释和评论的简短陈述。摘要主要是说明研究工作的目的、方法、结果和结论。摘要应具有独立性和自含性，即不阅读全文，就能获得毕业论文（设计）必要的信息，使读者确定有无必要阅读全文。摘要中应用第三人称的方法记述论文的性质和主题，不使用“本文”、“作者”等作为主语，应采用“对进行了研究”、“报告了现状”、“进行了调查”等表达方式。排除在本学科领域已成为常识的内容，不得重复题目中已有的信息。语句要合乎逻辑关系，尽量同正文的文体保持一致。结构要严谨，表达要简明，语义要确切，一般不再分段落。对某些缩略语、简称、代号等，除了相邻专业的读者也能清楚理解的以外，在首次出现处必须加以说明。摘要中通常不用图表、化学结构式以及非公知公用的符号和术语。毕业论文（设计）的摘要包含中文摘要和外文摘要。中文摘要字数约为200300字，外文摘要约为200300个实词。关键词（Keywords）是为了文献标引，从汉语主题词表或论文中选取出来，用以表示全文主题内容信息的词语或术语。关键词不宜用非通用的代号和分子式。关键词一般为36个。关键词的排序，通常应按研究的对象、性质（问题）和采取的手段排序。中文关键词两词之间应留出一个汉字的空间，不加任何标点符号；外文关键词之间用分号隔开。5. 正文毕业论文（设计）的正文包括前言（引言）、正文、结论三个部分。外语类专业毕业生必须用所学专业外语撰写。毕业论文（设计）的篇幅一般6000字左右。(1)前言（引言）前言（引言）主要说明研究工作的目的、范围，对前人的研究状况进行评述分析，阐明研究设想、研究方法、实验设计、预期结果、成果的意义等。(2)正文正文是对研究工作与研究内容的详细表述，一般由标题、文字、表格或公式等部分组成。该部分要运用选定的研究方法分析问题、论证观点，尽量反映出研究能力和学术水平。正文是毕业论文（设计）的核心部分，占据主要篇幅。正文是论文的主体，要求观点清晰、论点正确、论据可靠、论证严密、层次清楚。正文中的图表和计量单位要规范。图须有序号、图题、图例、量和单位，图序号须用阿拉伯数字，与图题空 1 格，写在图下方；表格采用 3线表，表头线和表尾线为粗黑线，表两边不要串写文字，表序号须用阿拉伯数字，与标题空 1格，写在表上方；一律使用法定计量单位。(3)结论结论是对整个研究工作进行归纳和总结。结论应当准确、完整、明确、精练。如不可能导出应有的结论，也可以没有结论而进行必要的讨论，阐述本课题研究中存在的问题及进一步开展研究的建议。6. 谢辞（致谢）谢辞（致谢）是对给予各类资助、指导和协助完成科研工作，以及提供各种条件的单位和个人表示的感谢。谢辞应实事求是。7. 参考文献文后参考文献，是论文的重要组成部分，按顺序和规定的格式列在正文之后。所列出的文献，应当是作者亲自阅读或引用过的，出处要翔实，要进行核实查对。所引用的文献应是公开出版的刊物或著作，内部刊物一般不引用。正文中参考文献的标注方法，是在引用文字（即所引用的词组、句子、段落等）结束处的右上角标出参考文献序号。全文参考文献的序号要按照从小到大的次序排列，某一文献多次引用时，要用同一序号标出。文后参考文献的编写方式，是依正文中参考文献序号的次序排列所有的参考文献，且一个参考文献只能出现一次。8. 附录凡不宜收入正文中而又有价值的内容，可编入毕业论文的附录中。附录内容主要包括：正文中所使用公式的推导与证明过程；使用的主要符号、单位、缩写、程序全文及其说明等；在正文中无法列出的实验数据；重复性数据图表；调查问卷等。附件3： 大学本科毕业论文（格式）格式（理科）（说明：本表供理工科专业学生用，以下所有红色、蓝色文字仅供参考，学生在写作论文时请保留字体、字号，改写或删除掉文字，黑色文字请保留。每一页的上方(天头)和左侧(订口)分别留边25mm，下方(地脚)和右侧(切口)应分别留边20mm，装订线5 mm，页眉和页脚为0。论文题目使用黑体三号字，正文使用宋体小四号字，行距为单倍行距；一级标题段前段后为0.5行，正文段前段后为0，字符间距为标准。为保证打印效果，学生在打印前，请将全文字体的颜色统一设置成黑色。以上说明参阅后请自行删除，包括本文本框！）（顶头空2行）目 录（4号黑体，居中）摘要1关键词1Abstract1Key words1引言（或绪论）11材料与方法Y1.1材料 Y1.2方法 Y1.2.1Y1.2.2Y1.2.3Y1.2.4Y2Y2.1Y3 Y（略）X （正文第X章）Y致谢Y参考文献Y附录A （必要时）Y附录B （必要时）Y图1 （必要时）Y图2 （必要时）Y表1 （必要时）Y表2 （必要时）Y注：1. 目次中的内容一般列出“章”、“节”、“条”三级标题即可；2X、Y表示具体的阿拉伯数字；毕业论文（设计）题目（3号黑体）专业学生 学生姓名指导教师 指导教师姓名（小四仿宋体）摘要：（200300字，五号宋体）关键词： （3-5个，五号宋体）Title（3号Times New Romar）Student majoring in Name Tutor Name（小四Times New Romar）A