基于vhdl数字钟的设计说明书.doc

安徽工业经济职业技术学院毕业论文（设计）题 目：基于EDA数字钟的设计系 别：电子信息技术系专 业：电子信息工程学 号：201054444班级：51044学生姓名：王忠正指导教师：王俊 二一二年 四月 八日 【摘要】数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.数字钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。这些方法都各有其特点。我们是使用VHDL来设计的，并且用仿真器对其进行仿真。【关键词】EDA MAXplus软件 数字电子钟 VHDL目录绪论.1第1章 设计要求说明.2 1.1 简述EDA极其必要性.41.1.1 简述EDA.41.1.2 应用EDA的必要性.4 1.2 设计要求.4第2章 方案论证.4第3章 各模块设计.5 3.1 秒分计时器.5 3.2 时计时器.5 3.3 星期计时器.5 3.4 报时模块.5第4章 系统设计.5第5章 调试过程.5 5.1 秒计时器.5 5.2 分计时器. .5 5.3 时计时器.5 5.4 星期计时器.5 5.5 报时模块.5第6章 结论.5第7章 参考文献.5绪论随着计算机在国内的逐渐普及，计算机已经深入到每一个行业，计算机与每个工作领域紧密地联系在了一起。使用计算机可以大大提高工作效率。电子技术作为信息化社会的重要基石，已经成为20世纪下半叶乃至21世纪发展最迅速、最活跃、最具有渗透力的技术。实现信息化得网络及关键部件不管是计算机还是通讯电子设备，它们的基础都是集成电路。集成电路技术发展至今，全世界数以万亿美元的设备和科研投入，已使电子技术形成非常强大的产业能力。电子技术水平发展如此迅速，在于它具有极大的市场应用需求。科学水平发展到今天，衡量许多电子产品技术含量高低在很大程度上取决于电子技术的引入水平。然而，孤立的发展电子技术是没有出路的，他必须同各种生产实践相结合，以社会需求为动力。随着计算机新技术的发展以及电子系统设计新需求的上升，技术竞争需要的时对新器件应用的需求，集成电路专业设计人员需要的是贯穿电子设计过程中的最小花销、最强的自动化设计手段。正是在这种强烈的技术要求推动下，产生了电子设计自动化EDA（Electronic Design Automation）技术，EDA是新崛起的现代化电子设计手段。EDA技术的关键之一是EDA工具，EDA工具是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子设计通用工具软件。1 设计要求说明1.1 简述EDA极其必要性1.1.1 简述EDA电子产品随着技术的进步，更新换代速度可谓是日新月异。不同行业层出不穷的技术需求，是的对配套电子系统或部件的功能、可靠性、集成度、成本、设计周期的要求日益提高。随着时间的推移，科学研究与技术开发行为日益市场化，而袁飞纯粹的学术行为，这要求设计工作必须在较短的时间内出色完成，技术人员敢带工作压力越来越大。显然，采用传统的电子设计手段完成复杂电子系统设计越来越力不从心了，传统的电子设计与现实手段受到极大的挑战。如果在激烈的技术产品竞争中仍然沿用老的办法，很有可能在激烈的中处于被动落后的境地。例如，当设计比较复杂的电子系统时，要等到做完完全硬件实验才开始设计印制电路板，这样，设计周期必然会相应拉长，即使设计出印制电路板来，也很难保证它的电器起来全部正确，各种元件参数合理以及完善的电磁兼容性能，如果需要设计实现的数字电路部分规模较大，仍习惯的利用中、小规模数字集成芯片实现，电路的集成度和可靠性在许多应用场合会受到很大的限制，甚至根本无法满足需求。作为电路主体的器件，特别是集成电路器件功能越来越强大，集成度越来越高，传统设计方式已难以胜任。EDA技术是以计算机科学和微电子技术发展为先导，汇集了计算机图形学、拓扑逻辑学、微电子工艺与结构等多种学科的现先进技术，他是在计算机工作平台产生的电子系统设计应用技术。EDA技术随着计算机、集成电路和电子系统设计的发展，经历了计算机辅助设计CAD、计算机辅助工程设计CAE和电子设计自动化EDA3个阶段。EDA技术融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动化设计。EDA软件在电子行业的应用也越来越广泛，但和发达国家相比，我国的电子设计水平仍然存在着相当大的差距，随着经济全球化，中国已走入WTO，随着加入WTO，电子行业将会受到较大的冲击。但我国许多从事电子设计工作的人员对EDA软件并不熟悉，因此需要提高电子设计在电脑方面应用的水平。1.1.2 应用EDA的必要性数字电路课程设计是数字设计型试验中的重要组成部分，它要求运用电子技术课程中有关知识和实验方法，完成一些综合性较强的设计课题。由于目前在数字电路实验教学中，大部分院校仍然用中小规模的通用集成电路来实现设计功能，当设计的数字电子钟系统比较复杂，需要多个集成芯片和大量连线时。就增加了设计电路板的难度和故障调式难度，延长了设计周期，降低了学生的学习兴趣；同时，常用中小规模集成芯片的大量重复使用也大大增加了设计成本。因此，在数字电路课程设计中引入EDA技术，再用当前国际先进的设计方和理念，改革传统的课程设计方法，已经成为一种趋势。在学校电子技术实验的课程中，最让实验老师感到头痛的有两个问题：一是由于电路的连接、点走元件的损坏或仪表毛病，为了查找这些问题，使得一个试验在相对短暂的时间内难以完成；二是仪表坏了要修理，元件坏了要拆换，连接导线、电缆线损坏也要调换等。这些不仅大大增加了实验的开支，同时实验室的管理也非常困难。应用EDA虚拟的电子实验平台，让学生坐在计算机旁进行各种电子线路的仿真实验与在实验室用真实的一起、惊醒电子线路实验，具有同样的感受和更具有真实的实验效果。而且还不会损坏元件，同样达到了实验的目的。可见，用EDA软件惊醒仿真电子实验的却可以达到事半功倍的效果。1.2 设计要求设计并实现具有一定功能的数字小系统（数字钟）要求：1、对所有设计的小系统能够正确分析；2、基于VHDL语言描述系统的功能；3、在maxplusII环境中编译通过；4、仿真通过并得到正确的波形；5、给出相应的设计报告。2 方案论证该数字钟可以实现3个功能：计时功能、整点报时功能和重置时间功能，因此有3个子模块：计时、报时（alarm1）、重置时间(s1、m1、h1、d1)。其中计时模块有4部分构成：秒计时器（second1）、分计时器(minute1)、时计时器(hour1)和星期计时器(day1)。秒计时器（second1）是由一个60进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，秒计时器清0；set 为置数信号，当set为0时，秒计时器置数，置s1的值。clk为驱动秒计时器的时钟，sec为秒计时器的输出，ensec为秒计时器的进位信号，作为下一级的时钟输入信号。分计时器（minute1）是由一个60进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，分计时器清0；set 为置数信号，当set为0时，分计时器置数，置m1的值。 clkm为驱动分计时器工作的时钟，与ensec相连接；min为分计时器的输出；enmin为分计时器的进位信号，作为下一级的时钟输入信号。时计时器（hour1）是由一个24进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，时计时器清0；set 为置数信号，当set为0时，时计时器置数，置h1的值。 clkh为驱动时计时器工作的时钟，与enmin相连接；hour为时计时器的输出；enhour为时计时器的进位信号，作为下一级的时钟输入信号。星期计时器（ day1）是由一个7进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，星期计时器清0；set 为置数信号，当set为0时，星期计时器置数，置d1的值。 clkd为驱动星期计时器工作的时钟，与enhour相连接；day为星期计时器的输出。报时模块（alarm1）的功能是当整点（将min作为该模块的输入信号，min=00）时，alarm输出高电平，并且持续1分钟。数字钟的工作原理图如下所示：图1 数字钟工作原理3 各模块设计3.1 秒计时器（second1）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity second1 isPort(clk,set,reset:in std_logic; S1:in std_logic_vector(7 downto 0); 置数端（秒） Sec:buffer std_logic_vector(7 downto 0); 秒输出端 Ensec:out std_logic); 秒计时器的进位，用来驱动分计时器End;Architecture a of second1 is BeginProcess(clk,reset,set,s1) Begin If reset=0 then sec=00000000; 对秒计时器清0 Elsif set=0 then sec=s1; 对秒计时器置s1的数 Elsif clkevent and clk=1 then if sec=59 then sec=00000000;ensec=1; 重复计数并产生进位 else sec=sec+1;ensec=0; 以驱动下一级 end if;end if;End process;End; 3.2 分计时器（minute1）（同上）3.3 时计时器（hour1）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity hour1 isPort(clkh,set,reset:in std_logic; h1:in std_logic_vector(7 downto 0); 置数端（时） hour:buffer std_logic_vector(7 downto 0); 时输出端 Enhour:out std_logic); 时计时器的进位，用来驱动星期计时器End;Architecture a of hour1 is BeginProcess(clkh,reset,set,h1) Begin If reset=0 then hour=00000000; 对时计时器清0 Elsif set=0 then hour=h1; 对时计时器置h1的数 Elsif clkhevent and clkh=1 then if hour=23 then hour=00000000;enhour=1;重复计数 else hour=hour+1;enhour=0; 并产生进位以驱动下一级 end if; end if;End process;End; 3.4 星期计时器（day1）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity day1 isPort(clkd,set,reset:in std_logic;d1:in std_logic_vector(2 downto 0); 置数端（星期）day:buffer std_logic_vector(2 downto 0); 星期输出端end;Architecture a of day1 isBeginProcess(clkd,reset,set,d1) Begin If reset=0 then day=000; 对星期计时器清0 Elsif set=0 then day=d1; 对星期计时器置d1的数 Elsif clkdevent and clkd=1 thenIf day=6 then day=000; 重复计数 Else day=day+1;End if; End if;End process;End;3.5 报时模块（alarm1）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity alarm1 isPort(reset:in std_logic; Min:in std_logic_vector(7 downto 0);Alarm:out std_logic); 输出的报时信号End;Architecture a of alarm1 isBegin Alarmreset,set=set,s1=s1,sec=sec,clk=clk, ensec=enm);u2:minute1 port map(reset=reset,set=set,m1=m1,min=min, clkm=enm,enmin=enh);u3:hour1 port map(reset=reset,set=set,h1=h1,hour=hour, clkh=enh,enhour=enda);u4:day1 port map(reset=reset,set=set,d1=d1,day=day,clkd=enda);u5:alarm1 port map(reset=reset,min=min,alarm=alarm);end;5 调试过程5.1 秒计时器（second1）（Endtime为1us）在秒计时器的clk输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（100ns）为低电平，后面均为高电平；置数端（set）前面一小段（200ns）为低电平，后面均为高电平；秒重置端（s1）可设置数值为50秒，保存波形图，进行仿真，产生如下波形：图3 秒工作波形由上述波形可以清楚的看到：当清0信号（reset）无效时，秒计时器置数，从50秒开始计数，到59秒时回到0，并且从ensec输出一个高电平。5.2 分计时器（minute1）（Endtime为1us）在分计时器的clkm输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（100ns）为低电平，后面均为高电平；置数端（set）前面一小段（200ns）为低电平，后面均为高电平；分重置端（m1）可设置数值为50分，保存波形图，进行仿真，产生如下波形：图4 分工作波形由上述波形可以清楚的看到：当清0信号（reset）无效时，分计时器置数，从50分开始计数，到59秒时回到0，并且从enmin输出一个高电平。5.3 时计时器（hour1）（Endtime为1us）在时计时器的clkh输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（100ns）为低电平，后面均为高电平；置数端（set）前面一小段（200ns）为低电平，后面均为高电平；时重置端（h1）可设置数值为20时，保存波形图，进行仿真，产生如下波形：图5 时工作波形由上述波形可以清楚的看到：当清0信号（reset）无效时，时计时器置数，从20时开始计数，到23时回到0，并且从enhour输出一个高电平。5.4 星期计时器（day1）（Endtime为1us）在星期计时器的clkd输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（100ns）为低电平，后面均为高电平；置数端（set）前面一小段（200ns）为低电平，后面均为高电平；星期重置端（d1）可设置数值为4(星期四)，保存波形图，进行仿真，产生如下波形：图6 星期工作波形由上述波形可以清楚的看到：当清0信号（reset）无效时，星期计时器置数，从星期四开始计数，到星期六时回到0。5.5 报时模块（alarm1） 清0端（reset）前面一小段（200ns）为低电平，后面均为高电平；设置min的值，使其分别为58分、59分、00分、01分、02分、03分，保存波形图，进行仿真，产生如下波形：图7 报时模块工作模型由上述波形可以清楚的看到：alarm在0分时输出高电平，并且持续至min不为0。6、系统总调试（topclock）（Endtime为10us） 在秒计时器的clk输入一个周期为5ns的时钟信号；清0端（reset）前面一小段（40ns）为低电平，后面均为高电平；置数端（set）前面一小段（60ns）为低电平，后面均为高电平；秒重置端（s1）可设置数值为50秒，分重置端（m1）可设置数值为57分, 时重置端（h1）可设置数值为23时, 星期重置端（d1）可设置数值为6(星期六)；保存波形图，进行仿真，产生如下波形：图8 总波形图由上述波形可以清楚的看到：当reset为0时，数字钟清0；当set为1时，数字钟置数，其值为星期六、23时、57分、50秒。图9 秒分循环波形由上述波形可以清楚的看到：秒计时器开始计时，当到达59秒后，秒计时器sec又从0开始计时，同时分钟min加了1，为58分。图10 时、星期循环波形由上述波形可以清楚的看到：分计时器开始计时，当到达59分后，分计时器min又从0开始计时，同时小时hour加了1，为24时，即时计时器hour也又从0开始计时，而此时星期计时器day也由6加1后回0，又从0开始计时。当分计时器min为0时，alarm输出一个高电平，持续直到分计时器min的值为1。6 结论由上调试过程可知，该数字钟实现了计时、重置时间、整点报时三大功能。在给数字钟重置时间后，数字钟便开始从所置的时间计时，到达59秒时，秒计时器回到0秒，并且给分钟加1；当到达59分时，分计时器回到0分钟，并且给小时加1；当到达23小时时，时计时器回到0小时，并且给星期加1；当到达星期六时，星期计时器又回到0。当到达59分，分计时器回到0时，报时装置输出高电平，并且持续一段时间，直到分计时器的值不为0。7 参考文献1 赵明福 李立军主编 EDA技术基础 北京大学出版社，2007 2 北京理工大学ASIC研究所.VHDL语言100例详解M.北京：清华大学出版社，199939大学本科生毕业设计（论文）撰写规范本科生毕业设计（论文）是学生在毕业前提交的一份具有一定研究价值和实用价值的学术资料。它既是本科学生开始从事工程设计、科学实验和科学研究的初步尝试，也是学生在教师的指导下，对所进行研究的适当表述，还是学生毕业及学位资格认定的重要依据。毕业论文撰写是本科生培养过程中的基本训练环节之一，应符合国家及各专业部门制定的有关标准，符合汉语语法规范。指导教师应加强指导，严格把关。1、论文结构及要求论文包括题目、中文摘要、外文摘要、目录、正文、参考文献、致谢和附录等几部分。1.1 题目论文题目应恰当、准确地反映论文的主要研究内容。不应超过25字，原则上不得使用标点符号，不设副标题。1.2 摘要与关键词1.2.1 摘要本科生毕业设计（论文）的摘要均要求用中、英两种文字给出，中文在前。摘要应扼要叙述论文的研究目的、研究方法、研究内容和主要结果或结论，文字要精炼，具有一定的独立性和完整性，摘要一般应在300字左右。摘要中不宜使用公式、图表，不标注引用文献编号，避免将摘要写成目录式的内容介绍。1.2.2 关键词关键词是供检索用的主题词条，应采用能覆盖论文主要内容的通用技术词条（参照相应的技术术语标准），一般列35个，按词条的外延层次从大到小排列，应在摘要中出现。1.3 目录目录应独立成页，包括论文中全部章、节的标题及页码。1.4 论文正文论文正文包括绪论、论文主体及结论等部分。1.4.1 绪论绪论一般作为论文的首篇。绪论应说明选题的背景、目的和意义，国内外文献综述以及论文所要研究的主要内容。文管类论文的绪论是毕业论文的开头部分，一般包括说明论文写作的目的与意义，对所研究问题的认识以及提出问题。绪论只是文章的开头，不必写章号。毕业设计（论文）绪论部分字数不多于全部论文字数的1/4。1.4.2 论文主体论文主体是论文的主要部分，要求结构合理，层次清楚，重点突出，文字简练、通顺。论文主体的内容要求参照大学本科生毕业设计（论文）的规定第五章。论文主体各章后应有一节“本章小结”。1.4.3 结论结论作为单独一章排列，但不加章号。结论是对整个论文主要成果的归纳，要突出设计（论文）的创新点，以简练的文字对论文的主要工作进行评价，一般为4001 000字。1.5 参考文献参考文献是论文不可缺少的组成部分，它反映了论文的取材来源和广博程度。论文中要注重引用近期发表的与论文工作直接有关的学术期刊类文献。对理工类论文，参考文献数量一般应在15篇以上，其中学术期刊类文献不少于8篇，外文文献不少于3篇；对文科类、管理类论文，参考文献数量一般为1020篇，其中学术期刊类文献不少于8篇，外文文献不少于3篇。在论文正文中必须有参考文献的编号，参考文献的序号应按在正文中出现的顺序排列。产品说明书、各类标准、各种报纸上刊登的文章及未公开发表的研究报告（著名的内部报告如PB、AD报告及著名大公司的企业技术报告等除外）不宜做为参考文献引用。但对于工程设计类论文，各种标准、规范和手册可作为参考文献。引用网上参考文献时，应注明该文献的准确网页地址，网上参考文献不包含在上述规定的文献数量之内。1.6 致谢对导师和给予指导或协助完成论文工作的组织和个人表示感谢。内容应简洁明了、实事求是，避免俗套。1.7 附录如开题报告、文献综述、外文译文及外文文献复印件、公式的推导、程序流程图、图纸、数据表格等有些不宜放在正文中，但有参考价值的内容可编入论文的附录中。2、论文书写规定2.1 论文正文字数理工类 论文正文字数不少于20 000字。文管类 论文正文字数12 00020 000字。其中汉语言文学专业不少于7 000字。外语类 论文正文字数8 00010 000个外文单词。艺术类 论文正文字数3 0005 000字。2.2 论文书写本科生毕业论文用B5纸计算机排版、编辑与双面打印输出。论文版面设置为：毕业论文B5纸、纵向、为横排、不分栏，上下页边距分别为2.5cm和2cm，左右页边距分别为2.4cm和2cm，对称页边距、左侧装订并装订线为0cm、奇偶页不同、无网格。论文正文满页为29行，每行33个字，字号为小四号宋体，每页版面字数为957个，行间距为固定值20磅。页眉。页眉应居中置于页面上部。单数页眉的文字为“章及标题”；双数页眉的文字为“大学本科生毕业设计（论文）”。页眉的文字用五号宋体，页眉文字下面为2条横线（两条横线的长度与版芯尺寸相同，线粗0.5磅）。页眉、页脚边距分别为1.8cm和1.7cm。页码。页码用小五号字，居中标于页面底部。摘要、目录等文前部分的页码用罗马数字单独编排，正文以后的页码用阿拉伯数字编排。2.3 摘要中文摘要一般为300字左右，外文摘要应与中文摘要内容相同，在语法、用词和书写上应正确无误，摘要页勿需写出论文题目。中、外文摘要应各占一页，编排装订时放置正文前，并且中文在前，外文在后。2.4 目录目录应包括论文中全部章节的标题及页码，含中、外文摘要；正文章、节题目；参考文献；致谢；附录。正文章、节题目（理工类要求编写到第3级标题，即.。文科、管理类可视论文需要进行，编写到23级标题。）2.5 论文正文2.5.1 章节及各章标题论文正文分章、节撰写，每章应另起一页。各章标题要突出重点、简明扼要。字数一般在15字以内，不得使用标点符号。标题中尽量不用英文缩写词，对必须采用者，应使用本行业的通用缩写词。2.5.2 层次层次以少为宜，根据实际需要选择。层次代号格式见表1和表2。表1 理工类论文层次代号及说明层次名称示 例说 明章第1章 章序及章名居中排，章序用阿拉伯数字节1.1 题序顶格书写，与标题间空1字，下面阐述内容另起一段条1.1.1 款1.1.1.1 题序顶格书写，与标题间空1字，下面阐述内容在标题后空1字接排项 (1) 题序空2字书写，以下内容接排，有标题者，阐述内容在标题后空1字 版心左边线 版心右边线表2 文管类论文层次代号及说明章节条款项一、 （一） 1. （1）居中书写空2字书写空2字书写空2字书写空2字书写 版心左边线 版心右边线各层次题序及标题不得置于页面的最后一行（孤行）。2.6 参考文献正文中引用文献标示应置于所引内容最末句的右上角，用小五号字体。所引文献编号用阿拉伯数字置于方括号“ ”中，如“二次铣削1”。当提及的参考文献为文中直接说明时，其序号应该与正文排齐，如“由文献8，1014可知”。经济、管理类论文引用文献，若引用的是原话，要加引号，一般写在段中；若引的不是原文只是原意，文前只需用冒号或逗号，而不用引号。在参考文献之外，若有注释的话，建议采用夹注，即紧接文句，用圆括号标明。不得将引用文献标示置于各级标题处。参考文献书写格式应符合GB77141987文后参考文献著录规则。常用参考文献编写项目和顺序应按文中引用先后次序规定如下：著作图书文献序号作者书名（版次）出版地：出版者，出版年:引用部分起止页 第一版应省略翻译图书文献序号作者书名（版次）译者出版地: 出版者，出版年:引用部分起止页 第一版应省略学术刊物文献序号作者文章名学术刊物名年，卷（期）：引用部分起止页学术会议文献序号作者文章名编者名会议名称，会议地址，年份出版地，出版者，出版年:引用部分起止页学位论文类参考文献序号研究生名学位论文题目出版地学校（或研究单位）及学位论文级别答辩年份:引用部分起止页 西文文献中第一个词和每个实词的第一个字母大写，余者小写；俄文文献名第一个词和专有名词的第一个字母大写，余者小写；日文文献中的汉字须用日文汉字，不得用中文汉字、简化汉字代替。文献中的外文字母一律用正体。作者为多人时，一般只列出前3名作者，不同作者姓名间用逗号相隔。外文姓名按国际惯例，将作者名的缩写置前，作者姓置后。学术会议若出版论文集者，可在会议名称后加上“论文集”字样。未出版论文集者省去“出版者”、“出版年”两项。会议地址与出版地相同者省略“出版地”。会议年份与出版年相同者省略“出版年”。学术刊物文献无卷号的可略去此项，直接写“年，（期）”。参考文献序号顶格书写，不加括号与标点，其后空一格写作者名。序号应按文献在论文中的被引用顺序编排。换行时与作者名第一个字对齐。若同一文献中有多处被引用，则要写出相应引用页码，各起止页码间空一格，排列按引用顺序，不按页码顺序。参考文献书写格式示例见附录1。2.7 名词术语科技名词术语及设备、元件的名称，应采用国家标准或部颁标准中规定的术语或名称。标准中未规定的术语要采用行业通用术语或名称。全文名词术语必须统一。一些特殊名词或新名词应在适当位置加以说明或注解。文管类专业技术术语应为常见、常用的名词。采用英语缩写词时，除本行业广泛应用的通用缩写词外，文中第一次出现的缩写词应该用括号注明英文全文。2.8 计量单位物理量计量单位及符号一律采用中华人民共和国法定计量单位（GB310031021993，见附录2），不得使用非法定计量单位及符号。计量单位符号，除用人名命名的单位第一个字母用大写之外，一律用小写字母。非物理单位（如件、台、人、元、次等）可以采用汉字与单位符号混写的方式，如“万tkm”，“t/（人a）”等。文稿叙述中不定数字之后允许用中文计量单位符号，如“几千克至1 000kg”。表达时刻时应采用中文计量单位，如“上午8点45分”，不能写成“8h45min”。计量单位符号一律用正体。2.9 外文字母的正、斜体用法按照GB310031021986及GB71591987的规定使用，即物理量符号、物理常量、变量符号用斜体，计量单位等符号均用正体。2.10 数字按国家语言文字工作委员会等七单位1987年发布的关于出版物上数字用法的规定，除习惯用中文数字表示的以外，一般均采用阿拉伯数字（参照附录3）。2.11 公式原则上居中书写。若公式前有文字（如“解”、“假定”等），文字顶格书写，公式仍居中写。公式末不加标点。公式序号按章编排，如第1章第一个公式序号为“（1-1）”，附录2中的第一个公式为（-1）等。 文中引用公式时，一般用“见式（1-1）”或“由公式（1-1）”。公式中用斜线表示“除”的关系时，若分母部分为乘积应采用括号，以免含糊不清，如a/(bcosx)。通常“乘”的关系在前，如acosx/b而不写（a/b）cosx。2.12 插表表格不加左、右边线。表序一般按章编排，如第1章第一个插表的序号为“表11”等。表序与表名之间空一格，表名中不允许使用标点符号，表名后不加标点。表序与表名置于表上，居中排写（见附录4）。表头设计应简单明了，尽量不用斜线。表头中可采用化学符号或物理量符号。全表如用同一单