EDA智能时钟设计报告书毕业设计论文.doc

课 程 设 计 报 告 书（ 2014 2015 第 二 学 期）设 计 题 目 ： e d a 与 数 字 系 统 设 计 学 院 名 称 ： 电 气 与 自 动 化 工 程 学 院 专 业（ 班 级）： 电气 2013级 姓 名（ 学 号）： 王 艺 潮（201317050） 起 讫 日 期 ：2015年 6月 23日2015年 7月 17日 指 导 教 师 ： 朱维勇 李维华 刘春 系（ 教 研 室 ）负 责 人 ： 合肥工业大学 eda与数字系统设计任务书设计题目eda与数字系统设计主要内容了解pld器件的基本结构，掌握quartusii的使用方法，用图形输入法和verilog hdl完成规定的基本实验练习题，在此基础上自主完成一个数字系统设计、仿真、下载（fpga实现）。应收集的资 料1.eda与数字系统设计李国丽 朱维勇 主编2.数字电子技术基础 阎石 主编设计进度计划讲课内容： eda技术介绍，verilog hdl介绍 实验一：quartusii使用练习，完成一个简单门电路的图形设计输入、编译、仿真、管脚分配、下载，实验验证。（4学时）实验二：图形设计输入3-8译码器, 同步十进制加法计数器、同步六十进制计数器。 （4学时）实验三：用六十进制计数器制作十二进制计数器（0112），二十四进制计数器（0023）和百进制计数器。设计输入、编译、仿真、管脚分配、下载。（4学时）实验四：完成以上实验的verilog hdl设计输入。（4学时）实验五：完成扫描显示1-4-1，1-4-2。 （4学时）实验六：自主完成一个数字系统设计。包括方案设计、设计调试、下载验证。 （8学时）设计考核验收。 (2学时)写报告，内容包括：实验内容，设计内容。主要参考文 献1 李国丽编，eda与数字系统设计，20082 王金明编，数字系统设计与verilog hdl电子工业出版社，20023 阎石，数字电子技术基础 高教出版社，2006指导教师意 见按照设计进度计划要求，完成每一步任务备注 目录实验一：quartus ii 使用练习实验二：3-8译码器的设计实验三：用74161和与非门来实现十进制计数器实验四：60进制加法计数器实验五：设计一个电路，用8个数码管逐个显示0、1、2、9实验六：设计一个电路，用两个数码管显示0112的十二进制计数，两个数码管显示0059的六十进制计数综合设计实验：多功能数字钟实验一：quartus ii 使用练习实验目的：学会使用quartus ii实验步骤：1、打开quartus，创建工程 file new project wizard2、选择原理图文件 block diagram/schematic file 在打开的文件内双击放入元件“and2”，连接input，output。3、编译（检查语法错误） compilation4、仿真 (时序检查） simulate 新建文件，选择vwf文件，进入后在edit下修改end time（20ms）和grid size（40s）5、管脚分配 assignments editor/pins6、再次编译（检查系统设计错误） compilation 以将管脚对应关系存入设计，并产生.sof文件7、下载 tools/programmer 下载前单击“assignments”菜单，选择“device”，弹出“setting”浮动窗口；在“device and pin options”中，选择“device and pin options”，单击“unused pins”，将未使用的引脚设定为“as input tri-stated”仿真结果：实验现象：将实验箱模式改为“1”同是高电平时（拨码开关a,b同时拨到下方），指示灯灭。其余情况，指示灯亮，与仿真结果相同。实验二：3-8译码器的设计实验目的：了解3-8译码器的原理，用与门来实现3-8译码器，进一步使用quartus ii。实验步骤：1、画出真值表，写出表达式，化成最简形式。2、新建工程，新建原理图，双击界面添加元件，绘制原理图；3、编译，查错，新建波形文件，波形模拟；管脚分配，再次编译。4、下载，在实验箱上操作观察。图一是自己设计制作的，图二是软件自己封装的。相比图一，图二利用更多的门电路消除了竞争冒险现象。仿真结果：波形仿真有竞争冒险现象。实验现象：在拨码开关拨到对应的数值时，所对应的灯就会灭掉。和74ls138恰好相反，是因为一开始设计时输出就是y而不是y非。实验三：用74161和与非门来实现十进制计数器实验目的：了解74161的工作原理，利用74161和与非门如何实现计数器。注意实验板各种时钟的用法。实验步骤：1、打开quartus，创建工程 file new project wizard2、选择原理图文件 block diagram/schematic file 在打开的文件内双击放入元件3、编译（检查语法错误） compilation4、仿真 (时序检查） simulate 新建文件，选择vwf文件，进入后在edit下修改end time（20ms）和grid size（40s）5、管脚分配 assignments editor/pins6、再次编译（检查系统设计错误） compilation 以将管脚对应关系存入设计，并产生.sof文件7、下载 tools/programmer 下载前单击“assignments”菜单，选择“device”，弹出“setting”浮动窗口；在“device and pin options”中，选择“device and pin options”，单击“unused pins”，将未使用的引脚设定为“as input tri-stated”仿真结果：实验现象：在使用跳帽加入时钟脉冲后，灯以暗为1，从0到15不断循环。实验四：60进制加法计数器实验目的：了解74160，74161的工作原理，学会用74160、74161和与非门实现60进制计数器的方法。实验步骤：1、写出状态转换表，写出表达式，化成最简形式。2、新建工程，新建原理图，双击界面添加元件，绘制原理图；3、编译，查错，新建波形文件，波形模拟；管脚分配，再次编译。4、下载，在实验箱上操作观察。仿真结果：实验现象：在使用跳帽加入时钟脉冲后，灯以暗为1，从0到59不断循环。实验五：设计一个电路，用8个数码管逐个显示0、1、2、9。实验目的：了解数码管的扫描显示原理，学会使用74160，74161，74138，7448来设计显示电路。注意计数时钟频率和扫描时钟频率的关系，扫描时钟频率对显示的影响。实验步骤： 根据扫描显示原理，利用四位二进制计数器的输入时钟clkd是扫描时钟。扫描时钟clk在某一周期内，3-8译码器（表1）输入扫描信号012selselsel，译码器输出位控信号8ms1ms，控制八位显示器开关管。此刻，只有一个显示器点亮。四位八选一数据选择器（表1）根据数据选择信号012selselsel的数值从八路输入数据中选择一路数据（一位bcd码）送给bcd-七段显示译码器，通过bcd-七段显示译码器译成七段显示码（表2），驱动七段显示器，显示具体内容。在连续8个时钟周期内，八个显示器轮流点亮一个时钟周期。只要输入连续时钟clk，就能实现八个显示器扫描显示。利用人眼的视觉惯性，扫描频率应大于50hz，根据计数器的分频关系，实际扫描频率clk应大于200hz。仿真结果：实验现象：在使用跳帽加入时钟脉冲后，时钟频率在1000hz左右时，全亮，且可以分别示数，从1到9循环。实验六：设计一个电路，用两个数码管显示0112的十二进制计数，两个数码管显示0059的六十进制计数。实验目的：进一步了解多位数码管的扫描显示原理，自己设计12进制和60进制。了解用verilog hdl设计8选1数字选择器的方法。设计显示电路。实验步骤：利用verilog语言编写元件：60进制和12进制计数器如下：仿真结果：实验现象：在接入时钟脉冲之后，左侧两个和右侧两个数码管有示数，分别对应12，60进制计数器。中间两个恒为零。综合设计实验设计题目：多功能数字钟设计要求：有时钟功能，校时功能，闹钟功能，12/24小时转换功能，整点报时功能。设计原理：计数器部分：蜂鸣器部分：12/24进制转换电路，时钟闹钟显示转换电路：12进制，24进制转换的思路是判断数值，大于12时，高位减1，低位减2（加上对应的补码1111和1110）；时钟闹钟显示转换电路，原理就是一个单刀双掷开关；扫描示数电路：闹钟延时电路:作用是到达闹钟预设时间后，蜂鸣器响十秒，利用的关系，设计制作的。设计过程：这是电路实现的最开始的设想。闹钟比较功能：就是一群同或门与在一起。12/24小时转换功能：开关打开时，对应的数据一旦出现就进行变换。至于显示就是一个单刀双掷开关结论:在开关s16是高电平时，开启12/24进制转换功能；时钟12进制到了下午，灯ds6会亮，闹钟12进制到了下午，灯ds5会亮。在开关s17是高电平时，显示时钟，低电平时显示闹钟；在开关s18是高电平时，闹钟比较开始，此时，k2开关可以在闹钟闹铃时任意时间止闹；在开关s19是高电平时，时钟停走，此时k3,