复习-触发器及时序电路.ppt

1、掌握 RS、JK、D、T 、T， 触发器的逻辑功能及描述 方法。（特征方程、功能表、状态转换图、波形图）。 2、掌握触发器的动作特征。 第五章 锁存器和触发器 对JK触发器而言，欲实现 则其激励方程为_ A、JK1 B、J1，K0 C、J0，K1 D、JK0 对于J-K触发器，若J=K，则可完成_触发器的 逻辑功能。 AR-S； BD； CT； DJ-K 将D触发器改造成T触发器，图1所示电路中的虚线框内应是 A. 或非门 B. 与非门 C. 异或门 D. 同或门 将一个D触发器的 输出连接至D输入端，经过50个时钟 脉冲后，其状态将会变为 则该触发器初始状态 =_。 A、0B、1C、高阻 D、无法推断 的电路是_ 可实现并串转换的器件是_ A、触发器 B、锁存器C、计数器D、移位寄存器 下列电路中，能实现 基本RS锁存器， ，当R和S保持 输入均为1时，Q和 的状态分别为_ 若用JK触发器来实现特性方程为， 则J和K端的方程为_。 要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（ ）。 AJK=00 B. JK=01 C. JK=10 D. JK=11 下列电路中，只有 输出Q的频率不是CP的1/2。 1 CP CP Q Q Q Q A B C1 1K 1J C1 1K 1J 1 . 1D C1 1D C1 CP CP QQ Q Q CD 根据电路和相应的输入波形，画出Q1、Q2的波形，Q1、 Q2的初始值均为0 根据以下电路和输入波形(Q1和Q2的初始状态均为1) 5、掌握用MSI器件（如74HC161）设计N进制计数器方法 4、掌握计数器（74LVC161、74LVC163）、移位寄存（74HC194） 的逻辑功能及其应用。 3、掌握同步时序电路的设计方法 2、掌握同步时序逻辑电路的分析方法。 1、掌握时序逻辑电路的逻辑功能的描述方法：逻辑函数方程式、状 态表、状态图、时序图。 第六章 时序逻辑电路 为了保证计数的最大值可达100，则最少需要 个触 发器 若同步4位二进制减法计数器的输出的借位端逻辑方程为 则B的重复周期和正脉冲的宽度分别为 和 个CP周期 以下关于时序电路自启动的描述，哪一个是正确的_ A非工作状态能自动循环 B非工作状态在CP作用下自动进入有效循环 C启动电路时不会进入非工作状态 D不存在非工作状态 采用双向移位寄存器不能实现的功能是_。 A、加2 B、乘2C、除2 D、串并转换 同步时序电路和异步时序电路比较，其差异在于后者_。 A、没有触发器B、没有统一的时钟脉冲控制 C、没有稳定状态D、输出只与内部状态有关 某电视机水平-垂直扫描发生器需要一个分频器 将31500HZ的脉冲转换为60HZ的脉冲，欲构成 此分频器至少需要_个触发器。 A、31500 B、525C、60D、10 对于采集温度范围为0100，能辨别0.1变化的应用要求， 应选择 bit的ADC；如采样温度为25， 对应的数字量为 （2）。 逻辑电路如图所示，试画出Q0、Q1、Q2的波形。设各触发器初态 为0。 采用JK触发发器设计设计 一同步时时序电电路实现实现 如下所示状态图态图 ， 并检查电检查电 路的自启动动性能。 00 1001 Q1Q0 用JK触发器和逻辑门设计一个同步可控2位二进制加法计数器， 当控制信号A为0时，电路状态保持不变， 当A为1时，电路在时钟脉冲作用下进行加1计数， 要求计数器有一个输出Y，产生进位时Y为1，其他情况下Y为0。 用移位寄存器74194和逻辑门组成的电路如图所示。设74194的初始状态 Q3Q2Q1Q0=0001，试画出各输出端Q3、Q2、Q1、Q0和L的波形。 工作模式：低位向高位移动 DSR= Q1+ Q2 初始状态Q3Q2Q1Q0=0001， Q3Q2Q1Q0=0001， DSR0 Q3Q2Q1Q0=0010， DSR1 Q3Q2Q1Q0=0101， DSR1 Q3Q2Q1Q0=1011， DSR1 分析电路的工作原理，说明其计数过程及其计数的模 若输出P的初始状态为0，先接通按键K1之后再断开K1， 输出P的状态会如何变化？ 若输出P的初始状态为1，先接通按键K1之后再断开K1； K1接通的时间长短会如何影响P的状态变化 CP的频率为1Hz； 假设按键K1无抖动； 1、掌握半导体存储器的字、位、存储容量、地址、 等基本概念。 2、掌握RAM、ROM的典型应用与扩展。 7.存储器、可编程逻辑器件及VerilogHDL 3、掌握与或阵列，查找表的基本原理 4、掌握简单VerilogHDL代码的编写和分析。 采用单管动态存储单元的RAM，其读出过程是 的，读 出时需要 电路配合工作。 A、破坏性，刷新 B、随机性，扫描 C、复合性，扩展 D、可重复性，充放电 U盘中使用的存储器属于 。 A、RAM B、PROM C、E2PROM D、EPROM DRAM与SRAM的差异在于 _, 一块ROM芯片有16个地址输入端，16个数据端，该ROM 芯片的最大容量是_。 由ROM实现两个3位二进制数相乘，所需容量为_ A、 B、 C、 D、 以下哪种PLD可以实现时序电路_。 A、GALB、PALC、PLAD、EPROM FPGA中每个小逻辑单元是利用查找表技术来实现组合逻辑 的。当需实现4输入2输出的组合电路所需占用的SRAM 配置容量至少为_bit。 RAM动态MOS存储单元需要_操作以免存储的信 息丢失。 1. A.恢复刷新 B. 充放电 C. 复位 D. 置数 以下描述中，正确的是_ A. EEPROM必须在加电的情况下，才能保存数据； B. PROM正常工作时，必须定时进行刷新； C. Flash Memory即使掉电，也能保存数据； D. 异步SRAM正常读写时，需要时钟信号； 某型号的RAM采用二维译码结构，其行地址个数为5，列地址 个数为8，每个地址对应的存储空间为8Bits。则该RAM的总 容量为_。 A256Bits； B320Bits； C2048Bits； D 65536Bits 某组合电路共有5个输入变量，4个输出变量。如果用ROM实 现此组合电路，ROM的容量至少为 Bits 下面关于FPGA/CPLD的相关说法中不正确的是 _。 A、一般CPLD的工作速度比FPGA快 B、FPGA内部的触发器资源一般比CPLD多 C、CPLD一般需要外挂E2PROM保存程序 D、FPGA可用于实现较复杂的数字信号处理算法 下列属于非易失型存储器的是_。 A、DDR B、双口RAM C、FlashD、FIFO 需要_存储容量的存储器可实现两个4bit数的加 法运算。 A、245B、285 C、254D、258 现有324和644 RAM各一块，试用2-4线译码 器和少量逻 辑门与它们一道组成地址连续的964 RAM。 module test1(Clk, RSTn, PLn, D, Q, CO)； input Clk, RSTn, PLn;/Clk为时钟，RSTn为复位，PLn为置数 input 2:0 D;/D为数据预置信号 output 2:0 Q; output CO; reg 2:0 Q; reg CO; always (negedge Clk or negedge RSTn) if (RSTn = = 0) Q = 3b000; else if(PLn = = 0) Q = D; else Q = Q + 1; always (Q) if(Q = = 7) CO = 1b1; else CO = 1b0; endmodule 根据上述代码，画出输出信号Q2、Q1、Q0及CO的波形。 module test2( clk, reset, a, b, c ); input clk, reset, a; output b, c; always (posedge clk or posedge reset) begin if(!reset) begin b = 1b0; c = 1b0; end else begin b = a; c = b; end end endmodule 程序有2处错误，请在程序中标注并修改。 复位信号是同步复位还是异步复位？ 说明该程序完成的功能。 用D触发器实现该程序完成的功能。 程序实现的是一个具有低电平 复位功能的时序逻辑电路 1、掌握各种脉冲电路的特性及典型应用方式。 2、掌握各种脉冲电路简单参数的计算。 1.8. 9. 脉冲电路及AD、DA 3、掌握AD/DA主要原理和简单参数计算。 555电路不能实现下列哪种功能_ A.多谐振荡电路 B.单稳态触发器 C.施密特触发器.D.脉冲计数 单稳态电路在触发脉冲边沿作用下可输出一定宽度的暂态 脉冲，其暂态脉冲宽度主要由_决定。 A、触发脉冲的宽带 B、定时元件的参数 C、触发脉冲的周期 D、触发脉冲的幅度 方波发生器属于_ A. 施密特触发器 B. T触发器 C.可重触发单稳电路 D.多谐振荡器 MP3播放设备中用于音频信号转换的器件为_ A. A/D转换器 B. D/A转换器 C. D触发器 D.单稳态触发器 用555定时器组成的施密特触发电路中，它的回差电压等于（ ） A5V B2V C4V D3V 不可重复触发单稳 的输出脉冲的宽度取决于（ ） A触发脉冲的宽度 B触发脉冲的幅度 C电路本身的电容、电阻的参数 D电源电压的数值 已知时钟脉冲频率为fcp , 欲得到0.2fcp的矩形波应采用（ ） A五进制计数器 B五位二进制计数器 C单稳态 触发器 D多谐振荡器 以下关于施密特触发器的描述中，错误的是_。 A施密特触发器可将正弦波转换成方波； B施密特触发器可用于波形的幅度鉴别； C施密特触发器可构成不可重触发的单稳触发器； D施密特触发器可构成多谐振荡器。 将脉宽为20ms的方波变换为脉宽为4ms的同周期矩形脉冲， 可采用_。 A、单稳触发器 B、施密特触发器 C、五进制计数器D、加法器 n位并行A/D转换器需要_个比较器和触发器。 A/D转换其中，四舍五入量化方法的最大量化误差 |max|=_LSB。 l10位逐次比较型ADC每一次采样需要_个时钟周 期。某模拟信号其最高有效频率不高于4KHz，若采用上 述ADC对其进行无失真数字化，则其工作时钟频率至少 应大于_KHz。 l一数控系统要求精度不低于0.4%，则所需的DAC至少 _位；若采用10bit单极性 DAC，满量程输 出为5V，当输入数字量（187）16时，对应的输出电压 量为_V l某数字系统的输入信号低电平为0V，高电平为5V，现输 入信号上可能叠加有幅度最大为1V的噪声。如采用施 密特触发器去除此噪声，则VTH(VT+)最小值为 _，VTL(VT-)最大值为_ l 某单极性倒T型电阻网络D/A转换器，当输入数字量为 (46)16时，测得对应的输出电压为3.5V，则该D/A的1