课件：微型计算机原理与接口技术第二版-刘彦文等-第4章.ppt

第4章 内存储器及接口,教学提示： 本章描述了不同种类的半导体存储器芯片的结构、工作原理及典型芯片的使用方法； 描述了半导体存储器接口的基本技术； 介绍了微型机存储器系统的组成； 介绍了Cache存储器。,教学目标： 要求掌握存储器的分级组成和内存储器的性能指标； 要求掌握不同种类的半导体存储器芯片的工作原理及典型产品的使用； 熟练掌握6264和2716芯片的引脚信号含义、读写周期时序信号含义、负载能力含义及常用译码器芯片74LS139的使用； 熟练掌握静态存储器芯片、EPROM芯片与8086/8088微处理器的接口技术； 了解动态存储器的组成和工作原理； 了解存储器系统的组成和Cache存储器的工作原理。,4.1 半导体存储器,4.1.1 概述 1. 存储器的分类 按存储器采用的元件分为： 磁芯存储器、半导体存储器、磁泡存储器、磁 表面存储器(包括磁带、磁鼓、硬磁盘、软磁 盘等)和激光存储器等。 按存储器和中央处理器CPU的关系分为： 内存储器和外存储器。,CPU能够直接存取，且用于暂存正在或将要执行的程序、正在或将要使用的数据的存储器，称为内存储器，也称为主存储器。 内存储器的存取速度较快，其存储容量随着半导体技术的发展和生产工艺的提高而快速增长。例如，8位微型机的内存容量多为几十KB，16位微型机的内存容量多为几MB，32位微型机的内存容量多为几GB。,常用的硬盘、软盘、光盘、磁带等设备以及它们的驱动器一般称为外存储器，也叫外部设备。它们的特点是存储容量大，存取速度比较慢，单位容量的平均价格较低。,半导体存储器按存取信息的功能，分为随机存取存储器(Random Access Memory，RAM)和只读存储器(Read Only Memory，ROM)。 随机存取存储器又称读/写存储器，一般是指机器运行期间可读也可写的存储器。而只读存储器一般是指机器运行期间只能读出而不能写入信息的存储器。然而实际上所谓的随机存取，是相对于顺序存取而言的。,例如，要读磁鼓内第1000号存储单元的信息，必须从给出命令时磁鼓所在单元开始，如第10号单元，经过第11号单元、第12号单元第999号单元，方能找到第1000号单元。显然，读出第1000号存储单元的时间要比读第11号存储单元寻址花费的时间长得多。,对随机存取的存储器来说，要读出某一单元的信息，无需经过中间单元而耗费不必要的时间，也就是说，随机存取能做到信息的存取时间与其所在位置无关。从这个意义上说，无论ROM还是RAM都是随机存取的，因而称RAM为读/写存储器更为恰当一些。 随机存储器按结构和工作原理可分为静态RAM(Static RAM，SRAM)和动态RAM(Dynamic RAM，DRAM)两种。,只读存储器按信息的设置方式可分为掩模式ROM只读存储器(简称ROM)、可编程序只读存储器(Programmable ROM，PROM)和可改写的只读存储器(Erasable Programmable ROM，EPROM)三种。 半导体存储器使用的材料和制造工艺多种多样，有NMOS、CMOS、SOS、HMOS、TTL、ECL及I2L等。,综上所述，按照和CPU的关系分，微型机系统中的存储器分为4级： CPU内部的寄存器组、高速缓存、内存储器和外存储器。它们的存取速度及CPU对其访问的频率依次递减，而存储容量却依次递增，如图4.1所示。其中只有内存储器占用CPU可寻址的地址空间。外存储器虽然速度慢，但由于容量巨大，费用低，作为后备存储器，用来存放各种程序和数据。特别是在现代微型机系统中已具有虚拟存储器的管理功能，硬盘的存储空间已作为内存空间的延续，可以使用户在较小的内存上运行很大的程序。,2. 内存储器的性能指标 1) 存储容量 存储容量是内存储器的一个重要指标，通常用该内存储器所能寻址的单元个数及每个单元能够存取的二进制数的位数来表示，即 存储容量单元个数位数 如早期的IBM-PC机、PC/XT机的最大内存容量为1M8位，也写作1M8 b(bit，位)，或者写作1MB(Byte，字节)，而32位微型机的最大内存容量为4G8位，即4GB。,2) 最大存取时间 内存储器从接收存储单元的地址开始，到它取出或存入数据为止所需的时间叫做存取时间。通常手册上给出该常数的上限值，称为最大存取时间。最大存取时间越短，存储器的工作速度越快，因此，它是存储器的一个重要参数。 3) 功耗 半导体存储器的功耗指“维持功耗”和“操作功耗”。,4) 可靠性 可靠性一般用平均无故障时间（Mean Time Between Failures，MTBF）来表示，MTBF越长，可靠性越高。 5) 集成度 集成度常表示为位/片，目前典型产品的集成度有1兆位/片、16兆位/片、64兆位/片、256兆位/片等，它们也常常被写作1Mb/片、16Mb/片、64Mb/片、256Mb/片。,4.1.2 RAM芯片的结构、工作原理及典型产品 1. 静态RAM(SRAM) 1) SRAM结构与原理 SRAM由存储体和外围电路构成，如图4.2所示。,图4.2 SRAM的基本结构框图,(1) 地址译码器 (2) I/O缓冲器 2) 典型芯片HM6264BL-7(以下简称HM6264BL) HM6264BL是容量为8K8位的低功耗CMOS SRAM。采用单一5V供电，输入/输出电平与TTL电平兼容。不同型号芯片的最大存取时间为70nsl 20ns。 (1) HM6264BL芯片的引脚图及引脚含义如图4.3所示。,图4.3 HM6264BL芯片引脚排列及引脚信号作用,(2) HM6264BL的工作方式见表4.1(p155)。 (3) HM6264BL读/写周期及其典型工作时间参数 (p155),2. 动态RAM(DRAM) 1) DRAM的结构与原理 图4.6 单管动态基本存储电路原理图,与SRAM相比，DRAM的基本存储电路较简单，故集成度较高、功耗小，除正常读/写外，额外增加了刷新操作，需要一些相应的外部电路支持，使用较复杂。另外，动态RAM的存取速度一般比静态慢。动态RAM一般用于组成大容量存储器。当容量不大时(如单片机系统)选用SRAM芯片更为简单实用。,2) 典型芯片PD424256 (1) 内部结构： PD424256的容量是256K4位，片内需log2256K18个地址信号。为了减少封装引线、缩小体积，地址线被分成行地址和列地址两部分。 (2) 读/写控制 (3) PD424256时序(p158,159),图4.7 PD424256引脚信号及内部结构,3. 高速RAM 随着CPU工作速度的不断提高，要求存储器的读写速度随之加快，因此需要设法提高存储器的存取速度。采用SRAM作为大容量主存，因其成本太高而不合适，只能在DRAM上进行改进，并通过缩短延迟和提高带宽来提高系统性能。 1) 基于预测技术的DRAM,要加快普通DRAM访问速度，简单实用的方法就是在芯片上附加一些逻辑电路。这些附加电路包括地址多路转换电路、地址选通、刷新逻辑以及读写控制逻辑等。通过增加少量的额外逻辑电路，可以提高单位时间内的数据流量，这就是所谓通过预测增加带宽的技术，较为成功的技术包括快速页模式FPM(Fast Page Mode)和扩展数据输出EDO技术，相应的存储器称为FPM-DRAM和EDO-DRAM。,快速页模式FPM：通常在DRAM阵列中读取一个单元时，首先提供一个行地址，并置RAS为低电平，然后通过周期性的列信号CAS实现多个列存取。RAS/CAS选择时，充电电路在稳定之前会有一定的延时，制约了RAM的读写速度。在绝大多数情况下，要存取的数据在RAM中是连续的，即下一个要存取的单元多位于当前单元的下一地址。FPM技术采用这一预测(一页指DRAM芯片一行存储单元中的个2048位片段)技术，增加了快速页读/写操作来缩短页模式周期。,EDO模式：在FPM基础上，增加了超页(Hyer Page)读/写以及超页读修改写等操作，即利用地址预测，可在当前读写周期中启动下一个存取单元的读写周期，进而在宏观上缩短了地址选择的时间。采用这一技术，可比FPM效率提高10%15%。 此外，还可在EDO技术上引入突发模式，即假定若干后续地址进行预取操作。,2) 同步DRAMSDRAM(Synchronous Dynamic Random Access Memory) 上述FPM和EDO-DRAM都属于异步存取，其输入输出不与CPU同步，CPU在存取数据时必须保持和监视各种信号，等待DRAM完成所有的内部操作。典型的等待时间为50ns70ns，这个延迟时间也就代表了异步DRAM的存取速度。,相比之下，SDRAM则具有同步接口，其基本原理是将CPU和RAM通过一个相同的时钟锁在一起，使得RAM和CPU能够共享一个时钟周期，以相同的速度同步工作。在系统时钟的控制下，SDRAM能够把地址、控制和数据信号锁定起来，经过指定的时钟周期后，CPU可以直接从数据线上获得所需数据。由于不再需要监视数据的存取过程，一些具有乱序执行功能的高性能CPU能够在等待存取数据时完成其他一些工作，这也是SDRAM的优点之一。,SDRAM基于多存储体结构，内含2或4个存储阵列体(Bank)。 SDRAM芯片还支持突发传输模式。在这种工作模式下，当第一个列地址输入之后，芯片内部自动产生下面若干(2、4、8或FP全页)连续的列地址，从而可以快速输出后续地址的数据(预取)。突发数据长度可通过修改突发计数器的对应寄存器设定。,SDRAM通常支持两种刷新方式：自动刷新(Auto-refresh)和自刷新(Self-refresh)。前者为标准方式，当CKE有效且时钟允许时进行，后者当芯片处于低功耗情况(CKE及时钟禁止)时芯片自行刷新。,3) 基于协议的DRDRAMDirect Rambus DRAM,4.1.3 ROM芯片的结构、工作原理及典型产品 . ROM芯片的结构 ROM的结构框图如图4.9所示，由地址译码器、存储矩阵和输出缓冲器三部分组成。,图4.9 ROM结构框图,1) 存储矩阵 图4.10 161位ROM阵列,2) 地址译码器 存储器芯片中的地址译码器，通常分为行地址(也称为X地址)译码器和列地址(也称为Y地址)译码器。 3) 输出缓冲器 ROM的输出缓冲器具有三态输出及驱动能力，以便使微型机系统中各ROM芯片的数据输出端能方便地连接到系统数据总线上。,2. ROM存储器分类 1) 掩模编程的ROM (Mask Programmed ROM) 2) 现场可编程ROM(PROM) 3) 可擦除可编程ROM,3. 两种典型产品举例 1) UVEPROM (1) UVEPROM基本存储电路及其工作原理 (2) UVEPROM典型产品举例 Intel 2716UVEPROM存储器是N沟道FAMOS器件，有24个引脚，存储容量为2K8位，也即16K位。 微型机中常用的UVEPROM产品如表4.5所示。,图4.14 2716芯片的结构框图,图4.15 2716芯片引脚排列及引脚信号作用,2) E2PROM (1) E2PROM的基本存储单元及其工作原理 (2) E2PROM典型产品举例 Intel公司2K8位的E2PROM有2816、2816A、2817、2817A，其中2816和2817改写电压为21V，而2816A和2817A的芯片中有高压转换器，改写电压只需要5V，从而大大方便了用户。,图4.17 2817A芯片引脚排列图,4.1.4 闪速存储器(Flash Memory) E2PROM能够在线编程，可以自动写入，在使用方便性及写入速度两个方面都较EPROM进了一步。但是，其编程时间相对RAM而言还是较长，特别对大容量的芯片更显得突出。人们希望有一种写入速度类似于RAM，掉电后内容又不丢失的存储器。一种称为闪速存储器（Flash Memory，以下简称闪存)的新型EPROM由此被研制出来。,闪速存储器首先由Intel公司开发，它采用非挥发性存储技术，能够在线擦除和重写，掉电后信息可以保持10年。闪存的编程方法与E2PROM相同。擦除时，将栅极接地，源极接正电压，使浮置栅中的电子泄漏，达到擦除的目的。由于所有的源极是接在一起的，所以闪存不能按字节擦除。闪存既具有ROM非易失性的优点，又有很高的存取速度，既可读又可写，具有集成度高、价格低、耗电少等优点，因此得到广泛的使用。,由于闪存所具有的独特优点，Pentium II以后的主板都采用了这种存储器存放BIOS程序。闪存的可擦可写特性，使BIOS程序可以及时升级。闪存芯片引脚功能与同容量的EPROM引脚功能完全兼容。典型的闪存芯片有29C256(32K8位=256K位)、29C512(64K8位512K位)、29C010 (128K8位=1 M位)、29C020(256K8位2M位)、29C040(512K8位=4M位)、29C080(1024K8位8M位)等。,1. 28F040的引脚 图4.18 28F040芯片引脚排列图,2. 工作过程 28F040与普通E2PROM芯片一样也有三种工作方式，即数据读出、编程写入和擦除。 1) 数据读出操作 数据读出操作包括读出芯片中某个单元的内容、读出内部状态寄存器的内容以及读出芯片内部的厂家及器件标记三种情况。初始加电以后或在写入命令00H(或FFH)之后，芯片就处于读存储单元的状态。这时就和读SRAM或EPROM芯片一样，很容易读出指定的地址单元中的数据。,2) 编程 编程写入包括，对芯片单元的写入和对其内部每个32 KB块的软件保护。软件保护是用命令使芯片的某一块或某些块或整片规定为写保护，这样可以使被保护的块不被写入新的内容或擦除。例如，向状态寄存器写入命令0FH ，再送上要保护块的地址，就可置规定的块为写保护。若写入命令FFH，就置全片为写保护状态。,28F040对芯片的编程写入采用字节编程方式，写入过程如图4.19所示。首先向28F040状态寄存器写入命令10H，再在指定的地址单元写入相应数据。接着查询状态，判断这个字节是否写好，若写好则重复上面过程，直到全部字节写入。,3) 擦除方式 28F040既可以每次擦除一个字节，也可以一次擦除整个芯片，或根据需要只擦除片内某些块，并可在擦除过程中使擦除挂起(暂停擦除)和恢复擦除。对字节的擦除包含在字节编程过程中，写入数据的同时就等于擦除了原单元的内容。整片擦除的过程如图4.20(a)所示。,图4.19 28F040的字节写入过程,图4.20 28F040的擦除流程,3. 闪存的应用 目前闪存主要用来构成移动存储器代替软磁盘，如移动闪存盘(也称U盘)。同时，闪存技术已大量用于便携式计算机、数码相机、MP3播放器等设备中，如MMC卡、CF卡和SD卡等。闪存芯片也被用作内存，用于内容不经常改变且对写入时间要求不高的场合，如微型机的BIOS，IC卡的数据记录单元等。,4.2 半导体存储器接口的基本技术,对于微型机用户来说，往往遇到用某种存储器芯片构成一个存储系统，或是扩充存储器容量的问题。也就是说，要通过总线把RAM、ROM芯片同CPU连接起来，并使其能够正常工作。微处理器和存储器交换信息时，总是先输出地址，接着送出读/写命令，然后才能通过数据总线进行信息交换。所以CPU与存储器之间连接，必须考虑到信号连接、时序配合、驱动能力等问题。,4.2.1 8088/8086系统中的内存储器接口 下面重点讨论SRAM以及ROM芯片与CPU的连线，并假设负载能力及时序配合问题都已满足要求。 1. SRAM以及ROM芯片与8088 CPU总线的连接 8088 CPU外部数据总线为8位，和N8位存储器芯片(或芯片组)相连时，数据总线一一对应相连即可。,【例4.1】 设有UVEPROM单片容量为8K8位，SRAM单片容量也为8K8位，试将它们与8088 CPU相连，形成16 KB ROM容量和16 KB RAM容量的存储器。,图4.21 UVEPROM、SRAM与8088 CPU的连接,4个芯片的地址域如下。 RAM1：00000H01FFFH RAM2：02000H03FFFH ROM1：04000H05FFFH ROM2：06000H07FFFH,【例4.2】 试将2817A E2PROM及6116 SRAM芯片与8088 CPU相连，组成8KB的ROM及8KB的RAM存储器。,图4.22 2817A、6116与8088CPU的连接,图4.22中，假定2817A起址为00000H，芯片地址连续排列；6116地址跟随最后一片2817A的末地址。 根据图4.22的连线，请读者写出每个存储器芯片的地址域，并连接74LS138的输入引脚到地址总线 ，参考图4.21，连接其他总线。,2. SRAM以及ROM芯片与8086 CPU总线的连线 图4.23 8086的存储器结构,【例4.3】 设有8K8位SRAM芯片，欲组成8086CPU的32KB存储空间，要求地址域为F8000HFBFFFH(16KB)和FC000HFFFFFH(16KB)，试画出SRAM与CPU的连线。,图4.24 SRAM与8086 CPU的连接,4.2.2 动态存储器的连接 在动态RAM中，信息是以电荷的形式存储在存储单元的电容上的。由于泄漏电流的存在，使电容上的电荷不断漏掉，特别是当温度升高时，漏电更加严重。一般存储电容保存信息的时间只有2ms左右，故必须在2ms时间内将全部基本存储电路刷新一遍。刷新过程与读/写过程类似，刷新周期往往与读/写周期相等。但刷新时存储器不与外部数据总线相联系。刷新是按行进行的，一个刷新周期内对一行的所有基本存储电路刷新一遍。,图4.25所示是一个动态RAM芯片组连接的例子。例中用4K1位动态RAM芯片组成一个8K8位的存储器，共需16个4K1位RAM芯片，其中每8片构成一个4K8位芯片组。,图4.25 动态RAM的连接,根据系统中所使用CPU及动态存储器的型号不同，刷新方式也不同，通常有以下3种： (1) 定时集中刷新方式。 这种刷新方式是在信息保存允许的时间范围(如2ms)内，集中一段时间(如8s20s)对所有基本存储电路一行行地顺序进行刷新，刷新结束后再开始工作周期。,(2) 非同步刷新方式。采用这种刷新方式时，刷新操作与CPU的操作无关，每隔一定时间进行一次刷新操作。另外，必须有读/写周期与刷新周期的选择电路，但是当两者出现冲突时，会因此而增加读/写周期的时间。,(3) 同步刷新方式。这种刷新方式是在每一个指令周期中利用CPU不进行读/写操作的时间进行刷新操作，因而减少了特别增设的刷新操作时间，有利于高速化，而且线路也不复杂，采用较多。 IBMPC机的刷新操作，由定时器/计数器1号通道(约15.6s)向0号DMA通道请求一次动态存储器的DMA读操作，来实现周期性的同步刷新。,4.3 微型计算机存储器系统组成,目前，微型计算机的存储器系统已经发展成多级结构，如图4.26所示，各种类型存储芯片及存储介质都可以应用在微型机系统中。,图4.26 存储器多级结构,一般情况下SRAM的速度高于DRAM，但是由于SRAM电路复杂，相对集成度不如DRAM高，且价格较高，因此全部使用SRAM作为主存储器，势必降低系统的性能价格比。另一方面，CPU直接在一个大容量的主存储器中运行程序、处理数据时也会因为长地址译码和大功率驱动而影响使用效率。因此，近年来人们把大中型计算机中的Cache技术引入微型计算机。也就是说，主存由大容量的DRAM芯片构成，在主存与CPU之间使用一个由SRAM构成的容量较小的高速缓冲存储器，于是形成了如图4.26所示的多级存储器结构。,外存储器也就是辅助存储器，它相当于一个大仓库，用来存放暂不处理或需长期保存的程序和数据。对于具有虚拟存储器管理功能的微处理器，由外存提供虚拟存储器空间。,在内存中，高地址部分常使用ROM型存储器，其中放置诸如系统自检、BIOS程序等，不允许用户改动、一旦开机后能够自动执行。近年来对这部分程序的升级，可以通过网络下载进行，因此，新型号的机器也有使用E2PROM类型储器的。主存绝大部分使用DRAM芯片，以适应用户随机读写。,另外，利用MOS静态存储器的极低功耗特点，发展CMOS存储器，在系统中存放系统硬、软件配置参数及用户口令、操作员口令等系统信息。使系统配置及更改特别灵活。由可充电电池为CMOS供电，能保证在三个月不开机的情况下，CMOS中配置信息不丢失。,4.3.1 32位存储器的组成 由于32位微处理器要保持与8086等微处理器兼容，这就要求在进行存储器系统设计时必须满足对单字节、双字节和4字节等不同长度的数据的访问。 以80486为例讨论如下：一般设计时，单字节数据的地址可以是任意地址(即奇地址或偶地址)；双字节数据(16位)，常以偶地址作为低8位数据地址，也就是该16位数据的地址；4字节数据，常以最低2位为0的地址作为低8位数据地址，也就是该32位数据的地址 。见表4.12。,图4.27 32位存储器系统组成,4.3.2 64位存储器的组成 Pentium、Pentium Pro和Pentium微处理器(除Pentium的P24T版本外)具有64位数据总线，需要8个译码信号(每个存储体1个)或8个独立的写信号。在大多数系统中，当微处理器与存储器接口时使用独立的写信号。图4.28描述了Pentium的存储器组织及其8个存储体。注意，它与80486几乎是相同的，只是其包含8个存储体而不是4个。,图4.28 PentiumPentium微处理器的存储器组织,4.3.3 不同字节数据的访问控制 以32位机为例的数据访问控制，在图4.27所示电路中，每一个存储体的8位数据线并行连接到外部数据总线D31D0的某连续8条上，可方便地实现32位数据的读写操作，但是对8位存储体或者16位存储体读/写时，或者对8位/l6位I/O端口读写时，上述连接方式难以实现连续地址的读/写操作。因为内部是32位数据总线，而外部是8位或l6位数据总线。,图4.30 8位数据转换电路,4.4 Cache与主存储器,高速缓冲存储器 (Cache Memory)，简称高速缓存或Cache，是介于主存储器与CPU之间的一种快速小容量存储器。其作用是提高CPU对主存储器的访问速度和微处理器的工作效率。高速缓冲存储器可以与CPU集成在一个芯片内(称为内部Cache或一级Cache，简称L1 Cache，存储容量通常为几十KB)；也可以采用CPU之外的快速SRAM组成(称为外部Cache或二级Cache，简称L2 Cache，通常存储容量为几百KB)。,众所周知，SRAM的存取速度快，但因集成度低、体积大、价格高，因而主存容量高达几十兆字节的微型机系统中若全采用SRAM来实现，将带来高昂的代价。DRAM的集成度高、体积小、价格低，因而具有大容量主存的微型机系统中多采用DRAM。然而，DRAM微型机的存取速度慢，跟不上CPU总线的定时要求，为此微型机系统中大多采用Cache技术，使用少量高速SRAM作为高速缓冲存储器，用来存放当前最频繁使用的程序块和数据。,高速缓存和主存在硬件逻辑控制下，作为存储器整体面向CPU，及时地以接近CPU的速度向它提供程序和数据。只有当前访问的程序和数据不在Cache中时，CPU才访问主存。这样，CPU实际上是通过两条路径访问主存，如图4.31所示。 如果某微型机系统中既有一级Cache，又有二级Cache，CPU将首先访问内部高速缓存，若内部高速缓存未命中，再访问外部高速缓存，只有当外部高速缓存未命中，才访问主存。显然采用两级高速缓存时，高速缓存未命中的概率非常低。,图4.31 高速缓冲存储器与主存、CPU的关系,采用高速缓存技术的关键问题是，如何使高速缓存内的指令和数据恰好总是当时CPU所需要的。根据大量典型程序的试验结果表明，CPU当前要执行的程序和存取的数据一般都局限在一个较小的范围，这是因为人们在编写程序时，通常较多地设计成局部循环或嵌套循环，使CPU执行程序时要访问的存储单元相对较为集中。这样，就可将小块的程序段副本预先送入高速缓存中，供CPU快速调用和执行。,为达到提高CPU工作效率的目的，高速缓存的存取速度应该至少是主存的几倍；它的存储容量应选择恰当，不能太大，也不能太小。,从Cache中查找到CPU所需的信息称为命中。命中率(CPU从Cache中取到有效信息的次数与CPU访问Cache的总次数的比率)的高低取决于Cache容量的大小、所运行的程序、Cache的控制算法及Cache的组织结构。因此，高速缓存容量的选取根据“命中率”来分析，“命中率”需经过大量试验才能确定。,4.4.1 Cache工作原理 Cache存储器位于主存和CPU之间，容量较小，由静态RAM构成。微型机采用Cache控制器来协调CPU和主存之间的数据传输，CPU不仅与Cache相连，与主存也保持通路，如图4.32所示。,图4.32 Cache 存储系统基本结构,4.4.2 Cache组织结构 1. Cache的组成 2. Cache的结构 Cache的结构的特点体现在两个方面：读结构和写策略。读结构包括旁视(LOOK Aside)高速缓存和通视(LOOK Through)高速缓存两种。写策略包含写通(Write-Through)策略和回写(Write-Back)策略两种方式。通常在读结构中也包含写策略。,1) 旁视高速缓存Cache 旁视Cache结构示意图如图4.34所示。其特点是Cache与主存并接到系统接口上，二者能同时监视CPU的一个总线周期，故称Cache具有旁视特性。当微处理器启动一个读周期，Cache便将CPU发出的寻址信息与其内部每个数据行的地址进行比较，如果CPU发出的寻址信息包含在Cache中，数据信息便从Cache中读出。否则，主存将响应CPU发出的读周期，读出所寻址数据行的数据信息，经系统数据总线送CPU。与此同时Cache将捆绑此来自主存的数据行，以便微处理器下次寻址该数据行时Cache能命中。,图4.34 旁视高速缓存Cache结构,由于旁视Cache和主存能同时监视微处理器的读总线周期，Cache能及时进行捆绑操作。然而，若其他的总线控制设备正在访问主存储器，旁视Cache不能被微处理器访问。,2) 通视高速缓存Cache 通视Cache的结构示意图如图4.35所示。其特点是主存储器接到系统接口上，Cache部件位于微处理器和主存储器之间，微处理器发出的读总线周期在到达主存储器之前必先经过Cache监视，故称Cache具有通视特性。当微处理器启动一次读总线周期时，若Cache命中，便不需要访问主存，否则，Cache会将该读总线周期经系统接口传至主存，由主存来响应微处理器的读请求。同时，Cache也将捆绑从主存读出的数据行，以便微处理器下次访问该数据行时，Cache能命中。,图4.35 通视高速缓存Cache结构,当系统总线的主控设备访问主存时，微处理器依然能访问通视Cache，只有当Cache未命中时，才需要等待。这时主存必须在Cache检查完未命中后，才能响应CPU的读周期。因此通视Cache的工作效率较旁视Cache高，但其电路结构要复杂些。,3) 写策略 写通策略是指每当微处理器对Cache某一位置更新数据时，Cache控制器随即将这一更新数据写入主存的相应位置上，使主存随时都拥有Cache的最新内容。 回写策略的优点是：Cache某一位置内容更新后，向主存的回写操作并不是每次都要占用单独的总线周期，因而系统的工作效率高，但Cache的复杂程度也高。,4.5 现代内存技术,. DRAM技术的发展 (1) Fast Page Mode(FPM，快速页模式)FPM曾经一度是计算机中最常使用的DRAM技术。事实上，当年由于FPM技术很普遍地被使用，它被省略“FPM“而直接称为“DRAM“。FPM是80486和早期Pentium时代普遍使用的内存技术。,(2) Extended Data Out(EDO，扩展数据输出) 1995年时，EDO技术成为另一项内存新技术。它与F