八位全加器数电报告.docx

CMOS数字集成电路设计报告学院：电子科学与工程专业：集成电路工程姓名：陶尚彬1214022726费勤顺 1214022738孙波1214022737日期：2015年1月28日目录一、设计要求3二、设计思路3三、电路设计与验证4（1）一位全加器的电路设计41.与门的电路设计42.或门的电路设计53.异或门的电路设计54.一位全加器电路设计6（2）八位全加器的电路设计6四、版图设计与验证7（1）与门的版图设计与验证71.与门版图设计72.DRC验证83.LVS验证8（2）或门的版图设计和验证91.或门版图设计92.DRC验证93.LVS验证10（3）异或门的版图设计与验证101.异或门版图设计102.DRC验证113.LVS验证11（4）一位全加器的版图设计与验证121一位全加器版图设计122.DRC验证133.LVS验证13（5）八位全加器的版图设计与验证141.八位全加器版图设计142.DRC验证153.LVS验证154.RCX后仿15五、设计总结16一、 设计要求本次设计要求实现一个8位的加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，熟悉Linux系统及其相关软件icfb的使用，加深对数字集成电路前端设计的认识。二、 设计思路基本单元选用复杂cmos电路实现的一位全加器，采用pmos与nmos网络完全对偶的mirror型，将四个1位全加器级联成一个4位加法器，再将两个4位全加器级联成一个8位全加器。Figure2.1一位加法器级联图如图Fig.2-1所示，四个一位加法器级联成一个四位加法器的级联图。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。为了提高性能，可以采用曼彻斯特进位链或是进位旁路。由于是初次接触icfb，对版图还不是太了解，本次试验采用最简单的直接级联形式。三、 电路设计与验证（1）一位全加器的电路设计1.与门的电路设计Figure3.1.1 与门的电路设计2.或门的电路设计Figure3.1.2 或门的电路设计3.异或门的电路设计Figure3.1.3 异或门的电路设计4.一位全加器电路设计Figure3.1.4 一位全加器门的电路设计Figure3.1.5 一位全加器门的仿真结果A为1，B为1，C为0时的仿真结果，满足一位全加器的真值表。（2）八位全加器的电路设计Figure3.2.1 八位全加器门的电路设计Figure3.2.2 异或门的仿真结果假设A7-A0为00000001，B7-B0为11111110，Cin=0，输出结果为S7-S0为10000000，Cout=0。由于8位全加器真值表较大，故选择其中一例写入报告。四、版图设计与验证（1）与门的版图设计与验证1.与门版图设计Figure4.1.1 与门的版图设计2.DRC验证Figure4.1.2 与门的DRC验证DRC验证是为了检验设计的版图是否满足设计规则检查。如图Fig.4.1.2所示，与门版图的DRC验证结果。图中第一个错误是由于设计时我们想通过pin口加vdd，所以产生了这个错误，故此错可忽略。第二个错误是由于金属接口面积过小，这个错误会在一位全加器和八位全加器中通过金属层解决，所以暂时忽略。3.LVS验证Figure4.1.3 与门的LVS验证LVS检查是为了验证所画的版图和原理图是否匹配。如图Fig.4.1.3所示，为与门的LVS验证结果，从图中可以看出，与门的版图和原理图匹配，满足LVS验证。（2）或门的版图设计和验证1.或门版图设计Figure4.2.1 或门的版图设计2.DRC验证 Figure4.2.2 或门的DRC验证DRC验证是为了检验设计的版图是否满足设计规则检查。如图Fig.4.2.2所示，或门版图的DRC验证结果。图中第一个错误是由于设计时我们想通过pin口加vdd，所以产生了这个错误，故此错可忽略。第二个错误是由于金属接口面积过小，这个错误会在一位全加器和八位全加器中通过金属层解决，所以暂时忽略。3.LVS验证 Figure4.2.3 或门的LVS验证LVS检查是为了验证所画的版图和原理图是否匹配。如图Fig.4.2.3所示，为或门的LVS验证结果，从图中可以看出，与门的版图和原理图匹配，满足LVS验证。（3）异或门的版图设计与验证1.异或门版图设计 Figure4.3.1 异或门的版图设计2.DRC验证 Figure4.3.2 异或门的DRC验证DRC验证是为了检验设计的版图是否满足设计规则检查。如图Fig.4.3.2所示，异或门版图的DRC验证结果。图中第一个错误是由于设计时我们想通过pin口加vdd，所以产生了这个错误，故此错可忽略。第二个错误是由于金属接口面积过小，这个错误会在一位全加器和八位全加器中通过金属层解决，所以暂时忽略。3.LVS验证 Figure4.3.3 异或门的LVS验证LVS检查是为了验证所画的版图和原理图是否匹配。如图Fig.4.1.3所示，为异或门的LVS验证结果，从图中可以看出，与门的版图和原理图匹配，满足LVS验证。（4）一位全加器的版图设计与验证1一位全加器版图设计 Figure4.4.1 一位全加器的版图设计2.DRC验证 Figure4.4.2 一位全加器的DRC验证DRC验证是为了检验设计的版图是否满足设计规则检查。如图Fig.4.4.2所示，一位全加器版图的DRC验证结果。图中第一个错误是由于设计时我们想通过pin口加vdd，所以产生了这个错误，故此错可忽略。3.LVS验证 Figure4.4.3 一位全加器的LVS验证LVS检查是为了验证所画的版图和原理图是否匹配。如图Fig.4.4.3所示，为一位全加器的LVS验证结果，从图中可以看出，与门的版图和原理图匹配，满足LVS验证。（5）八位全加器的版图设计与验证1.八位全加器版图设计 Figure4.5.1 八位全加器的版图设计2.DRC验证Figure4.5.2 八位全加器的DRC验证DRC验证是为了检验设计的版图是否满足设计规则检查。如图Fig.4.4.2所示，异或版图的DRC验证结果。图中第一个错误是由于设计时我们想通过pin口加vdd，所以产生了这个错误，故此错可忽略。3.LVS验证 Figure4.5.3 八位全加器的LVS验证LVS检查是为了验证所画的版图和原理图是否匹配。如图Fig.4.5.3所示，为八位全加器的LVS验证结果，从图中可以看出，与门的版图和原理图匹配，满足LVS验证。4.RCX后仿Figure4.5.4 八位全加器的后仿真假设A7-A0为00000001，B7-B0为11111110，Cin=0，输出结果为S7-S0为10000000，Cout=0，可以发现延时较短。由于8位全加器真值表较大，故选择其中一例写入报告。五、设计总结通过这次实践，我们通过一个八位全加器的设计熟悉了cadence软件icfb的使用和集成电路前端设计的整体流程。第一次画八位全加器，由于没有经验，管子排列相当凌乱，面积比较大，布线杂乱无章，虽然第一次功能实现了，但非常不科学。之后又从新画了一遍，第二次采用镜像行的MOS管，借鉴第一次的经验，第二次画图就比较快，而且占用面积也较小，功能仿真也比较好。完成这次设计，花费的时间挺多的，经常在实验室一画就是一天，遇到了