基本门电路和数值比较器的设计.doc

长沙理工大学长沙理工大学 计算机硬件综合课程设计报告计算机硬件综合课程设计报告 基本门电路基本门电路 和数值比较器的设计和数值比较器的设计 吕健辉吕健辉 学学 院院 计算机与通信工程计算机与通信工程 专专 业业 计算机科学与技术计算机科学与技术 班班 级级 085010502 学学 号号 200550080232 学生姓名学生姓名 吕健辉吕健辉 指导教师指导教师 肖晓丽肖晓丽 课程成绩课程成绩 完成日期完成日期 2008 年年 1 月月 18 日日 课程设计任务书课程设计任务书 计算机与通信工程学院 计算机科学与技术专业 课程名称 计算机组成原理 课程设计 时间 20072008 学年第一学期 1920 周 学生姓名吕健辉指导老师肖晓丽 题 目基本门电路和数值比较器的设计 主要内容：利用 vhdl 设计基本门电路和数值比较电路模块，并使用 eda 工具对各模块进行仿真验证。基本门电路模块中包含与门、或门、异或门等 6 个基本电路。数值比较器模块用来实现两个数值比较，结果用特定的二进制编 码来表示 1。 要求： （1）通过设计计算机各组成部件的器件、设计指令系统及对应的模型机、做复 杂模型机的实验, cpu 系统与存储器扩展设计、接口技术应用设计等课题，掌握 计算机组成和接口技术的基本分析方法和设计方法,加深和巩固对理论教学和实 验教学内容的掌握，进一步建立计算机系统整体概念，初步掌握微机硬件开发 方法，为以后进行实际的计算机软、硬件应用开发打下良好的基础。 （2）熟练操作设计所用的软硬件系统：tdn-cm+实验系统或 eda 软件。 （3）按要求编写课程设计报告，正确绘制程序流程图、实验接线图等，正确阐 述设计原理、方法和实验结果。 （4）通过课程设计培养学生严谨的科学态度，认真地工作作风和团队协作精神。 （5）在老师的指导下，要求每个学生独立完成课程设计报告的全部内容。 应当提交的文件： （1）课程设计报告。 （2）课程设计附件（源程序、各类图纸、实验数据、运行截图等 1） 。 课程设计成绩评定课程设计成绩评定 学学 院院 计算机与通信工程计算机与通信工程 专专 业业 计算机科学与技术计算机科学与技术 班班 级级 计计 05-0205-02 学学 号号 200550080232200550080232 学生姓名学生姓名 吕健辉吕健辉 指导教师指导教师 肖晓丽肖晓丽 课程成绩课程成绩 完成日期完成日期 2008.1.182008.1.18 指导教师对学生在课程设计中的评价指导教师对学生在课程设计中的评价 评分项目优良中及格不及格 课程设计中的创造性成果 学生掌握课程内容的程度 课程设计完成情况 课程设计动手 能力 文字表达 学习态度 规范要求 课程设计论文的质量 指导教师对课程设计的评定意见指导教师对课程设计的评定意见 综合成绩 指导教师签字 年 月 日 基本门电路基本门电路 和数值比较器的设计和数值比较器的设计 学生姓名：吕健辉学生姓名：吕健辉 指导老师：肖晓丽指导老师：肖晓丽 摘摘 要要 系统采用 eda 技术设计基本门电路和数值比较器中的两个部分，基本门电路 模块中包含与门、或门、异或门等 6 个基本电路。数值比较器模块用来实现两个数值 比较，结果用特定的二进制编码来表示。系统采用硬件描述语言 vhdl 把电路按模块 化方式进行设计，然后进行编程、时序仿真等。各个模块的结构简单，使用方便，具 有一定的应用价值。 关键字关键字 门电路；eda；vhdl；数值比较 目录目录 1 引 言 .1 1.1 设计的目的 1 1.2 设计的基本内容 1 2 eda、vhdl 简介1 2.1 eda 技术.1 2.2 硬件描述语言vhdl 2 3 设计规划过程 .4 3.1 基本门电路工作原理.4 3.2 数值比较器的工作原理.4 3.3 课程设计中各个模块的设计.5 结束语 9 参考文献 .11 附录 .12 吕健辉 基本门电路和数值比较器的设计 第 1 页 共 14 页 1 引引 言言 20世纪60年代初，美国德克萨斯仪器公司ti（texas instruments）将各种基本逻 辑电路以及连线制作在一片体积很小的硅片上，经过封装后提供给用户使用，这就是 集成电路。从先前的采用半导体技术实现的计算机到现在广泛应用的采用高集成度芯 片实现的计算机。基本门电路和数值比较器作为计算机原理中的一个元件，因而成为 深入研究和了解基本逻辑电路的基石。本设计主要介绍的是一个基于超高速硬件描述 语言vhdl对基本门电路和数值比较器电路进行编程实现。 1.1 设计的目的设计的目的 本次设计的目的就是在掌握 eda 实验开发系统的初步使用基础上，深入了解计算 机组成的一些基本原理。并以计算机组成原理为指导，掌握计算机基本门电路和数值 比较器电路的设计方法和思想。通过学习的 vhdl 语言结合所学的计算机组成原理知 识，理论联系实际，提高 ic 设计能力，提高分析、解决计算机技术实际问题的独立工 作能力。 1.2 设计的基本内容设计的基本内容 利用 vhdl 设计基本门电路和数值比较电路模块，并使用 eda 工具对各模块进行 仿真验证。基本门电路模块中包含与门、或门、异或门等 6 个基本电路。数值比较器 模块用来实现两个数值比较，结果用特定的二进制编码来表示。 2 eda、vhdl 简介简介 2.1 eda 技术技术 eda 是电子设计自动化（electronic design automation）的缩写，在 20 世纪 90 年代初从计算机辅助设计（cad） 、计算机辅助制造（cam） 、计算机辅助测试 （cat）和计算机辅助工程（cae）的概念发展而来的。eda 技术就是以计算机为工 具，设计者在 eda 软件平台上，用硬件描述语言 hdl 完成设计文件，然后由计算机 自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定 吕健辉 基本门电路和数值比较器的设计 第 2 页 共 14 页 目标芯片的适配编译、逻辑映射和编程下载等工作。eda 技术的出现，极大地提高了 电路设计的效率和可*性，减轻了设计者的劳动强度。 2.2 硬件描述语言硬件描述语言vhdl vhdl 的简介的简介 vhdl 语言是一种用于电路设计的高级语言。它在 80 年代的后期出现。最初是由 美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较 小的设计语言 。但是，由于它在一定程度上满足了当时的设计需求，于是他在 1987 年成为 a i/ieee 的标准（ieee std 1076-1987） 。1993 年更进一步修订，变得更加完 备，成为 a i/ieee 的 a i/ieee std 1076-1993 标准。目前，大多数的 cad 厂商出品 的 eda 软件都兼容了这种标准。vhdl 的英文全写是：vhsic（very high eed integrated circuit）hardware descriptiong language.翻译成中文就是超高速集成 电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国 的应用多数是用在 fpga/cpld/epld 的设计中。当然在一些实力较为雄厚的单位，它也 被用来设计 asic。 vhdl 语言的特点语言的特点 应用 vhdl 进行系统设计，有以下几方面的特点： （一）功能强大。 vhdl 具有功能强大的语言结构。它可以用明确的代码描述复杂的控制逻辑设计。 并且具有多层次的设计描述功能，支持设计库和可重复使用的元件生成。vhdl 是一 种设计、仿真和综合的标准硬件描述语言。 （二）可移植性。 vhdl 语言是一个标准语言，其设计描述可以为不同的 eda 工具支持。它可以从 一个仿真工具移植到另一个仿真工具，从一个综合工具移植到另一个综合工具，从一 个工作平台移植到另一个工作平台。此外，通过更换库再重新综合很容易移植为 asic 设计。 （三）独立性。 吕健辉 基本门电路和数值比较器的设计 第 3 页 共 14 页 vhdl 的硬件描述与具体的工艺技术和硬件结构无关。设计者可以不懂硬件的结 构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。程序设计的硬件 目标器件有广阔的选择范围，可以是各系列的 cpld、fpga 及各种门阵列器件。 （四）可操作性。 由于 vhdl 具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改 变源程序的条件下，只需改变端口类属参量或函数，就能轻易地改变设计的规模和结 构。 （五）灵活性。 vhdl 最初是作为一种仿真标准格式出现的，有着丰富的仿真语句和库函数。使 其在任何大系统的设计中，随时可对设计进行仿真模拟。所以，即使在原离门级的高 层次（即使设计尚未完成时），设计者就能够对整个工程设计的结构和功能的可行性 进行查验，并做出决策。 vhdl 的设计流程的设计流程 用高级语言设计电路的流程： 在用高级语言来设计电路时,主要的过程是这样的： （1）使用文本编辑器输入设计源文件(你可以使用任何一种文本编辑器。但是， 为了提高输入的效率，你可以用某些专用的编辑器，如：hdl editor，tubor writer 或 者一些 eda 工具软件集成的 hdl 编辑器)。 （2）使用编译工具编译源文件。hdl 的编译器有很多，active 公司， modelsim 公司，synplicity 公司，synopsys 公司，veribest 公司等都有自 己的编译器。 （3）功能仿真。对于某些人而言，仿真这一步似乎是可有可无的。但是对于一个 可靠的设计而言，任何设计最好都进行仿真，以保证设计的可靠性。另外，对于作为 一个独立的设计项目而言，仿真文件的提供足可以证明你设计的完整性。 （4）综合。综合的目的是在于将设计的源文件由语言转换为实际的电路。这一部 分的最终目的是生成门电路级的网表（netlist） 。 （5）布局、布线。这一步的目的是生成用于编程 programming 的编程文件。 在这一步，将用到第（4）步生成的网表并根据 cpld/fpg 厂商的器件容量，结构等进 行布局、布线。这就好像在设计 pcb 时的布局布线一样。先将各个设计中的门根据网 吕健辉 基本门电路和数值比较器的设计 第 4 页 共 14 页 表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接， 把各个门的输入输出连接起来。最后，生成一个供编程的文件。这一步同时还会加一 些时序信息到你的设计项目中去，以便与你做后仿真。 （6）后仿真。这一步主要是为了确定你的设计在经过布局布线之后，是不是还满 足你的设计要求。如果设计的电路的时延满足要求的话，则就编程了！ 3 设计规划过程设计规划过程 3.1 基本门电路工作原理基本门电路工作原理 使用 vhdl 中的关系运算符实现各种门电路。门电路框图如图 3.1 所示。 logic inst a a b b clkclk key 50key 50 c c 图图 3.1 基本门电路框图基本门电路框图 3.2 数值比较器的工作原理数值比较器的工作原理 利用 if_then_else 表达的 vhdl 顺序语句的方式，描述了一个数值比较器的电 路行为，真值表如图 3.2 所示，实验模块如图 3.3 所示。结构体中的 if 语句类似于软 件语言，比较符合人的思维，但写像 if 这样的条件语句一定要注意条件的“完整性” 与“不完整性” ， “完整”指列出了条件的所有可能及其对应的操作。完整的条件语句 只能构成组合逻辑电路，不完整的条件语句将引进寄存器，从而构成时序电路。这两 者无所谓对错，只是要根据自己的目的谨慎选择。随意写出的 if 或其他条件语句往往 使综合结果与自己的本意相差甚远。 输 入输 出 吕健辉 基本门电路和数值比较器的设计 第 5 页 共 14 页 图图 3.2 输入输出关系输入输出关系 a30 b30 y1 y3 y2 图图 3.3 比较器的框图比较器的框图 3.3 课程设计中各个模块的设计课程设计中各个模块的设计 课程设计中各个模块由 vhdl 实现后，利用 eda 工具对各模块进行了时序仿真 （timing simulation） ，其目的是通过时序可以更清楚的了解程序的工作过程。 1. 基本门电路模块 基本门电路可由 vhdl 程序来实现，下面是其中的一段 vhdl 代码： process(clk,key) begin if (key=“111111“) then cnt0 b 1 0 0 a