毕业论文_EDA设计基于CPLD的信号发生器设计.doc

基于cpld的信号发生器设计 摘 要：本文给出了一种采用cpld作为主控器的信号发生器设计方案。由于采用eda技术进行设计，该方案具有工作速度快，硬件体积小，可靠性高等优点。关键词：信号发生器；vhdl ；eda ；cpld 1 引言随着社会的发展，人们对生活的要求也逐步提高，也越来越希望在各个方面都有很大的提高，尤其是在信号方面，信号发生器作为提供测试用电信号的仪器必不可少。传统信号发生器要用模拟器件来实现，后来出现了用数字电路来设计的方案，例如采用单片机等。eda技术的出现与可编程器件的应用改变了数字电路的设计方法。采用可编程器件进行项目开发具有费用低、开发时间短的特点,有利于新产品占领市场。本文给出了一种采用cpld作为主控部件的信号发生器设计方案，在设计输入时采用vhdl进行描述，再连入外围电路与cpld构建起整个系统。2 系统设计2.1 设计要求信号发生器能够产生正弦波、方波、三角波，并可通过开关选择输出波形。2.2 设计思路 根据设计要求，智能信号发生器由4部分组成，既电源模块、时钟信号发生器、主控器、d/a转换模块，系统结构如图1所示。晶体振荡器产生稳定度很高的时钟信号，在时钟信号的作用下，主控器产生频率可变的波形数据信号，经数/摸转换电路最终输出所需要的波形。图1 系统结构框图 2.3 模块设计2.3.1 主控器设计在主控器内部也共有四个模块，既三角波模块，正弦波模块，方波模块和一个控制模块，通过编程可以分别设计这四个模块。了【】 图3 cpld内部控制原理图2.3.1.1 三角波模块 三角波模块是在设计时置一变量作为工作状态标志，在此变量全为0时，当检测到时钟的上升沿时进行加同一个数操作，全为0时，进行减同一个数操作。由于a/d转换采用12位的adc7545芯片，且设64个时钟为一个三角波周期，输出每次加/减8。设计程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity delta is port(clk,reset:in std_logic;q: out std_logic_vector(7 downto 0);end delta ;architecture behave of delta isbeginprocess(clk,reset)variable tmp: std_logic_vector(7 downto 0);variable a: std_logic;begin if reset=0then tmp:=”00000000”;elsif clkevent and clk=1thenif a=0 thenif tmp=”11111110”then tmp:=”11111111”; a:=1;else tmp:=tmp+1; - 递增运算 end if; else if tmp=”00000001”then tmp:=”00000000”; a:=0; else tmp:=tmp-1; -递减运算 end if; end if; end if; q=tmp; end process;end behave;2.3.1.2 正弦波模块 正弦波模块是对一个正弦波周期分为64个采样点，然后量化为8位2进制数据，最大值为255，最小值为0，由此得到正弦波表，经d/a转换得到波形。设计程序为：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sin isport(clk,clr:in std_logic;d: out integer range 0 to 255);end sin;architecture behave of sin isbeginprocess(clk,clr)variable tmp: integer range 0 to 63;begin if clr=0then ddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddd=255; end case; end if; end process;end behave;2.3.1.3 方波模块 方波模块设计是交替送出全0和全1，并以32个延时实现，64个时钟为一个周期。设计程序为：library ieee;use ieee.std_logic_1164.all;entity square is port(clk,clr:in std_logic;q: out integer range 0 to 255);end square;architecture behave of square is signal a:bit;begin process(clk,clr)variable cnt: integer ;begin if clr=0 then a=0; elsif clkevent and clk=1then if cnt63 then cnt:=cnt+1; else cnt:=0; a=not a ; end if; end if;end process;process(clk,a)begin if clkevent and clk=1then if a=1 then q=255; else q qqqnull; end case; end process;end behave;2.3.2 d/a转换模块 图4 d/a转换电路电路中，ad7545将波形数据转换为模拟信号；lf353进行信号滤波和整形。2.3.3 晶振电路模块 图5 晶振电路在此电路中，通过12m的石英晶体和电容及74ls04来产生12mhz的频率电路。2.3.4 电源模块图6 电源原理图在此电路中，220v电压经变压器到整流桥能产生直流电压，再通过电容滤波，通过7805和7905来产生稳定的+5v和-5v电压。2.4 设计验证图7 三角波仿真图图8 正弦波仿真 图9 方波仿真图2.5 印制电路板设计 图10 系统原理图 图11 pcb板图图12 3d图3 结束语本文介绍了一种基于cpld的信号器的设计方案，用vhdl语言来设计主控器部分，并用d/a转换将数字信号转换成模拟信号用示波器显示出波形。主控器部分采用max+plus ii进行仿真，仿真结果验证了设计的正确性。致 谢在作者设计的过程中，指导老师陈卫兵给予了大力支持，陈老师认真负责的工作态度，严谨的治学精神和深厚的理论水平使作者受益匪浅。在此表示感谢！参考文献1 李国洪，沈明山.可编程器件eda技术与实践m. 北京：机械工业出版社，20042 王金明.verilog hdl程序设计教程m. 北京：人民邮电出版社，20043 潘松、黄继业.eda技术实用教程m. 北京：科学出版社，20024 徐惠民,安德宁. 数字逻辑设计与vhdl描述m. 北京: 机械工业出版社, 20025 杜建国. verilog hdl 硬件描述语言m. 北京:国防工业出版社, 2004.16 廖裕平，陆瑞强. 数字电路设计使用max+plus iim. 北京：清华大学出版社，2001signal generator design based on cpld name: liu zhiyi student number:200440602115 advisor: chen weibing abstract: this article gives a signal generator design using cpld as the main controller. as a result of using ed