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概 述,第 5 章 时序逻辑电路,寄存器和移位寄存器,计数器,时序逻辑电路的分析方法,本章小结,同步时序逻辑电路的设计,5.1 概 述,时序逻辑电路的特点,任何时刻的输出不仅取决于该时刻的输入信号，而且与电路原有的状态有关。,逻辑功能特点：,电路结构特点：,由存储电路和组合逻辑电路组成。,时序逻辑电路的类型,所有触发器的时钟端连在一起。所有触发器在同一个时钟脉冲 CP 控制下同步工作。,时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发。因此，触发器不在同一时钟作用下同步工作。,3、时序电路的分类,（1） 根据时钟分类 同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。 异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。,典型电路,集成寄存器、集成移位寄存器、集成计数器。,和第三章介绍组合逻辑电路的典型电路一样，我们讲解的典型电路只是起一个抛砖引玉的作用，目的是希望大家会通过查手册使用更多的器件。,本章的总体结构,分析,设计,SSI,MSI,SSI,MSI,主要要求：,掌握同步时序逻辑电路的分析方法，了解异 步时序逻辑电路的分析方法。,理解时钟方程、驱动方程、输出方程、状态 方程、状态转换真值表、状态转换图和时序 图等概念及求取方法。,5.2 时序逻辑电路的分析方法,将驱动方程代入相应触发器的特性方程中所得到的方程,一、同步时序逻辑电路的分析方法,基本步骤：,1. 根据给定的电路，写出它的输出方程和驱动方程，并求 状态方程。,时序电路的输出逻辑表达式。,各触发器输入信号的逻辑表达式。,2. 列状态转换真值表。,简称状态转换表，是反映电路状态转换的规律与条件的表格。,方法：将电路现态的各种取值代入状态方程和输出方程进行计算，求出相应的次态和输出，从而列出状态转换表。 如现态起始值已给定，则从给定值开始计算。如没有给定，则可设定一个现态起始值依次进行计算。,3. 分析逻辑功能。,根据状态转换真值表来说明电路逻辑功能。,4. 画状态转换图和时序图。,用圆圈及其内的标注表示电路的所有稳态，用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件，从而得到的状态转换示意图。,在时钟脉冲 CP作用下，各触发器状态变化的波形图。,电路图,时钟方程、驱动方程和输出方程,状态方程,状态图、状态表或时序图,判断电路逻辑功能,1,2,3,5,时序电路的分析步骤：,计算,4,例 试分析图示电路的逻辑功能，并画出状态转换图 和时序图。,解：这是时钟 CP 下降沿触发的同步时序电路，输出仅与电路现态有关，为穆尔型时序电路。,分析时不必考虑时钟信号。,分析如下：,分析举例,Q2n,Y = Q2n Q0n,J2 = Q1n Q0n ，,K2 = Q0n,1. 写方程式,(1) 输出方程,(2) 驱动方程,Q0n,代入 J2 = Q1n Q0n ，K2 = Q0n,(3) 状态方程,代入 J0 = K0 = 1,2. 列状态转换真值表,设电路初始状态为 Q2 Q1 Q0 = 000，则,0,将现态代入输出方程求 Y Y = Q2n Q0n = 0 0= 0,2. 列状态转换真值表,设电路初始状态为Q2 Q1 Q0 = 000，则,将新状态作现态，再计算下一个次态。,Y,输出,次 态,现 态,0,0,Y = Q2n Q0n = 0 1= 0,可见：电路在输入第 6 个脉冲 CP 时返回原来状态，同时在 Y 端输出一个进位脉冲下降沿。以后再输入脉冲，将重复上述过程。,该电路能对 CP 脉冲 进行六进制计数，并在 Y 端输出脉冲下降沿作为进位输出信号。故为六进制计数器。,依次类推,2. 列状态转换真值表,设电路初始状态为Q2 Q1 Q0 = 000，则,3. 逻辑功能说明,Y,输出,次 态,现 态,0,0,一直计算到状态进入循环为止,CP 脉冲也常称为计数脉冲。,圆圈内表示 Q2 Q1 Q0 的状态；箭头表示电路状态转换的方向；箭头上方的“ x / y ”中，x 表示转换所需的输入变量取值，y 表示现态下的输出值。本例中没有输入变量，故 x 处空白。,4. 画状态转换图和时序图,000,001,010,/ 0,/ 0,4. 画状态转换图和时序图,000,001,010,011,100,101,/ 0,/ 0,/ 0,/ 0,/ 0,/ 1,必须画出一个计数周期的波形。,例,输出方程：,输出与输入有关，为米利型时序电路。,同步时序电路，时钟方程省去。,驱动方程：,1,写方程式,2,求状态方程,T触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即： 0001101100 当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即： 0011100100 可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。,画状态图时序图,二、异步时序逻辑电路的分析方法,异步与同步时序电路的根本区别在于前者 不受同一时钟控制，而后者受同一时钟控制。 因此，分析异步时序电路时需写出时钟方程， 并特别注意各触发器的时钟条件何时满足。,分析举例,例 试分析图示电路的逻辑功能，并画出状态转换图 和时序图。,这是异步时序逻辑电路。分析如下：,解：,FF1 受 Q0 下降沿触发,FF0 和 FF2 受 CP 下降沿触发,Y = Q2n,J2 = Q1n Q0n ，K2 = 1,J1 = K1 = 1,Q1n,Q0n,1. 写方程式,(1) 时钟方程,(3) 驱动方程,(2) 输出方程,(4) 状态方程,Y = Q2n,J2 = Q1n Q0n ，K2 = 1,J1 = K1 = 1,代入 J1 = K1 = 1,代入 J2 = Q1n Q0n K2 = 1,2. 列状态转换真值表,设初始状态为Q2 Q1 Q0 = 000,0,1,0,0,表示现态条件下能满足的时钟条件,Y = Q2n = 0,0,1,CP0 = CP，FF0 满足时钟触发条件。,CP1 = Q0 为上升沿，FF1 不满足时钟触发条件，其状态保持不变。,CP2= CP，FF2 满足时钟触发条件。,0,0,1,0,1,0,将新状态“001”作为现态，再计算下一个次态。,CP1 = Q0 为下降沿，FF1 满足时钟触发条件。,Y = Q2n = 0,依次类推,电路构成异步五进制计数器，并由 Y 输出进位脉冲信号的下降沿。,3. 逻辑功能说明,0,0,1,0,一直计算到电路状态进入循环为止。,4. 画状态转换图和时序图,必须画出一个计数周期的波形。,可见，当计数至第 5 个计数脉冲 CP 时， 电路状态进入循环，Y 输出进位脉冲下降沿。,5.3 若干常用的时序逻辑电路,了解集成移位寄存器的应用。,主要要求：,理解寄存器和移位寄存器的作用和工作原理。,5.3.1 寄存器和移位寄存器,一、寄存器,Register，用于存放二进制数码。,1、概述,（1）寄存器：,暂时存放数码的逻辑部件。一个触发器可以存放一位二进制数码。,（3）寄存器的构成,触发器,门构成的控制电路,寄存数,保证信号的接收和清除,（2）寄存器的基本功能,存储或传输用二进制数码表示的数据或信息，完成代码的寄存、移位、传输操作。,（4）移位寄存器：,除了具有寄存数码的功能外，还具有移位功能,（5）移位寄存器分,单向：,双向：,左移或右移，实现乘2或除2,即可左移有可右移。,（6）移位寄存器的四种工作方式,串行输入串行输出,串行输入并行输出,并行输入串行输出,并行输入并行输出,下面请看置数演示,D0 D3 称为并行数据输入端，当时钟 CP 上升沿到达时，D0 D3 被并行置入到 4 个触发器中，使 Q3 Q2 Q1 Q0 = D3 D2 D1 D0。,Q0 Q3 是同时输出的，这种输出方式称并行输出。,1 个触发器能存放 1 位二进制数码，因此 N 个触发器可构成 N 位寄存器。,各触发器均为 D 功能且并行使用。,二、移位寄存器,在控制信号作用下，可实现右移也可实现左移。,Shift register 用于存放数码和使数码根据需要向左或向右移位。,1. 单向移位寄存器的结构与工作原理,1. 单向移位寄存器的结构与工作原理,设串行输入数码DI= 1011，电路初态为 Q3Q2Q1Q0= 0000。,可见，移位寄存器除了能寄存数码外，还能实现数据的串、并行转换。,举例说明工作原理,再输入 4 个移位脉冲 时，串行输入数据 1011 将从 Q3 端串行输出。,双向移位寄存器,以4位双向移位寄存器为例。见课本238和239页。,图5. 3.7 4位双向移位寄存器74LS194A的逻辑图,返回,通过查找功能表会使用寄存器。,SR,SL,移位脉冲输入端,右移串行数码 输 入 端,并行数码输入端,左移串行数码输入端,工作方式控制端 M1 M0 = 00 时，保持功能。M1 M0 = 01 时，右移功能。 M1 M0 = 10 时，左移功能。 M1 M0 = 11 时，并行置数 功能。,并行数据输出端，从高位到低位依次为 Q3 Q0。,异步置 0 端低电平有效,主要要求：,理解计数器的分类，理解计数器的计数规律。,理解常用集成二进制和十进制计数器的功能 及其应用。,5.3.2 计数器,掌握二进制计数器的组成和工作原理。,掌握利用集成计数器构成 N 进制计数器 的方法。,一、计数器的作用与分类,计数器(Counter)用于计算输入脉冲个数，还常用于分频、定时等。,计数器分类如下：,按时钟控制方式不同分,同步计数器比异步计数器的速度快得多。,按计数增减分,对计数脉冲作递增计数的电路。,对计数脉冲作递减计数的电路。,在加 / 减控制信号作用下，可递增也可递减计数的电路。,按计数进制分,按二进制数运算规律进行计数的电路,按十进制数运算规律进行计数的电路,二进制和十进制以外的计数器,计数器的计数规律,8,7,6,5,4,3,2,1,0,二进制加法计数器 计数规律举例,二进制减法计数器 计数规律举例,“000 1”不够减，需向相邻高位借“1”， 借“1”后作运算“1000 1 = 111”。,按此则返回 P23,8421 码十进制加法计数器计数规律,按此则返回 P23,计数的最大数目称为计数器的“模”，用 M 表示。 模也称为计数长度或计数容量。,N 进制 计数器计数规律举例,具有 5 个独立的状态，计满 5 个计数脉冲后，电路状态自动进入循环。故为五进制计数器。,五进制计数器也称模 5 计数器；十进制计数器则为模 10 计数器；3 位二进制计数器为模 8 计数器。,n 个触发器有 2n 种输出，最多可实现模 2n 计数。,（1） 同步二进制加法计数器电路与工作原理,二、同步计数器,1.同步二进制计数器,图5. 3.12 同步二进制加法计数器的的状态转换图,返回,同步计数器为什么要那样构成呢？ 通过分析同步二进制加法计数规律就可明白。,因此，应将触发器接成 T 触发器；并接成 T0 = 1， T1 = Q0n ， T2 = Q1n Q0n ， T3 = Q2n Q1n Q0n 。即：最低位触发器 T 输入为 1，其他触发器 T 输入为其低位输出的“与”信号。这样，各触发器当其低位输出信号均为 1 时，来一个时钟就翻转一次，否则状态不变。,根据态序表分析同步二进制加法计数规律,Q0来一个时钟就翻转一次。,图5. 3.13 同步二进制加法计数器的的时序图,返回,特点：,1、Q0、Q1、Q2、Q3依次为CP的2分频、4分频、8分频、16分频；,2、输出C为16分频；,（2） 集成同步二进制计数器 CT74LS161,图5. 3.14 4位同步二进制计数器74161的逻辑图,返回,异步清零：当RD=0时，所有触发器的异步清零端有效，所有触发器将同时被复位，Q3Q2Q1Q0=0000。,同步置数：当RD=1 &LD=0时，电路工作在预置数状态。以FF0为例，若输入D0，则J0= D0，K0=D0。有当CP脉冲上升沿到来时，Q0n+1=D0。特别注意CP脉冲的配合，这种方式不同于异步清零。,计数：RD=LD=1=EP=ET=1时，电路工作在计数状态。,保持：RD=LD=1&EP=0、ET=1时，J=K=0，触发器保持原态。,4位同步二进制计数器74161的功能表,CT74LS161和CT74LS163,163与161的区别：161为异步置零，163为同步置零。,（3）同步二进制减法计数器,图5. 3.16 用T 触发器接成的同步二进制减法计数器,驱动方程,状态方程,状态转换真值表,结论,同步二进制减法计数器。,（4）单时钟同步十六进制加/减计数器,在有些应用场合要求计数器即能进行递增计数有能进行递减计数，这就需要作成加/减计数器（或称之为可逆计数器）。,同步十六进制加/减计数器74LS191的功能表,图5. 3.17 单时钟同步十六进制加/减计数器74LS191,当LD=0时，电路处于预置数状态，D0D3的数据立刻被置入FF0FF3中，而不受时钟输入信号CP1的控制。因此，它的预制数是异步式的的，与74LS161的同步式预制数不同。,S是使能控制端，当S=1时，T0T3全部为0，故FF0FF3保持不变。,C/B是进位/借位输出端（也称最大/最小输出端）。当计数器作加法计数（U/D=0），且Q3Q2Q1Q0=1111时，C/B=1，有进位输出；当计数器作减法计数（U/D=1），且Q3Q2Q1Q0=0000时，C/B=1，有借位输出。,CPO是串行时钟输出端，当C/B=1的情况下，在下一个CP1上升沿到达前CPO有一个负脉冲输出。,图5. 3.18 同步十六进制加/减计数器74LS191的时序图,返回,（5）双时钟结构的加/减计数器,若加法计数脉冲和减法计数脉冲来自两个不同的脉冲源，则需要使用双时钟结构的加/减计数器。常用的有74LS193。,功能简介如下：,异步置零：当RD=1时，将所有触发器置成0态；,异步预制数： RD=0且LD=0时，将立即把D0D3的状态置入FF0FF3中，与计数脉冲无关；,计数： RD=0且LD=1时，当CPU端有计数脉冲输入时，计数器作加法计数；当 CPD端有计数脉冲输入时，计数器做减法计数。加在CPU和CPD上的计数脉冲在时间上应该错开。,图5. 3.19 双时钟同步十六进制加/减计数器74LS193,返回,2.同步十进制计数器,（1）同步十进制加法计数器,图5. 3.20 同步十进制加法计数器电路,驱动方程：,状态方程：,状态转换表：,自启动能力检查,有效状态,无效状态,有效循环：有效状态形成的循环。,无效循环：无效状态形成的循环。,结论：具有无效循环的电路肯定不能自启动。否则为能自启动,能自启动的同步十进制加法计数器。,（2）中规模集成的同步十进制加法计数器74LS160,图5. 3.22 同步十进制加法计数器74160的逻辑图,异步清零：当RD=0时，所有触发器的异步清零端有效，Q3Q2Q1Q0=0000。,同步置数：当RD=1&LD=0时，计数器处于同步预制功能。以FF0为例， J0=D0，K0=D0，当CP脉冲上升沿到来时，Q0n+1=D0。,计数：当RD=LD=1&ET=EP=1时，计数器处于计数状态。每来一个CP脉冲，计数器计数一次。,保持：当RD=LD=1&ET=EP=1时，CP脉冲为零或者为1，计数器处于保持状态。,（3）同步十进制减法计数器,图5. 3.23 同步十进制减法计数器电路,返回,图5. 3.24 图5.3.23电路的状态转换图,返回,（4）单时钟同步十进制可逆计数器74LS190,图5. 3.25 单时钟同步十进制可逆计数器74LS190的逻辑图,返回,单时钟同步十进制可逆计数器74LS190功能表,另外还有74LS168，CC4510,用法同74LS191,（5）双时钟同步十进制可逆计数器74LS192，CC40192,用法同双时钟同步十六进制可逆计数器74LS193,二、异步计数器,(一) 异步二进制计数器,1. 电路构成与工作原理,JK 触发器构成的异步二进制加法计数器,按照加法计数器规则，每一位如果已经是1，则再来一个CP脉冲时应为0，同时向高位发出进位信号，使高位翻转。,0001,0010,1111,0000,输入第“1”个计数脉冲时，计数器输出为“0001”；输入第“2”个计数脉冲时，计数器输出为“0010”。,输入第“15”个脉冲时，输出“1111”，当输入第“16”个脉冲时，输出返回初态“0000”，且 Q3 端输出进位信号下降沿。因此，该电路构成 4 位二进制加法计数器。,依次输入脉冲时，计数状态按 4 位二进制数递增规律变化。, 工作原理, 4 位二进制加法计数器态序表,用 D 触发器可构成异步二进制计数器吗？ 如何连接？, D 触发器构成的异步二进制加法计数器,其工作原理与前述 JK 触发器所构成的二进制计数器的相同。,与 JK 触发器一样，D 触发器也被接成计数触发器。,下面总结一下用不同种类触发器构成异步二进制计数器的方法。,异步二进制计数器的成方法,2. 异步二进制计数器的构成方法,将触发器接成计数触发器，然后级联，将计数脉冲 CP 从最低位时钟端输入，其他各位时钟端接法如下表：,计数器为什么能用作分频器？ 怎么用？,模 M 计数器也是一个 M 分频器， M 分频 器的输出信号即为计数器最高位的输出信号。,4 位二进制加法计数器工作波形,3. 计数器用作分频器,图5. 3.32 二五十进制异步计数器74LS290的逻辑图,返回,2. 集成异步二 - 五 - 十进制计数器 CT74LS290,(1) CT74LS290 基本结构,(一) 异步十进制计数器,（1）异步清零功能,当 R0 = R01 R02 = 1、S9 = S91 S92 = 0时，计数器异步置 0 。,（2）异步置 9 功能,当 S9 = S91 S92 = 1、R0 = R01 R02 = 0时，计数器异步置 9 。,（3）计数功能,当 R01 R02 = 0 且 S91 S92 = 0 时，在时钟下降沿进行计数。,CT74LS290,（2）逻辑功能示意图,异步置 0 端 (结构图中未画出),异步置 9 端,五进制计数器的输出端，从高位到低位依次为Q3、Q2、Q1。, 异步置 0 功能：当 R0 = R01 R02 = 1、S9 = S91 S92 = 0 时，计数器异步置 0 。,(3) CT74LS290 的功能, 异步置 9 功能：当 S9 = S91 S92 = 1、R0 = R01 R02 = 0 时，计数器异步置 9 。, 计数功能：当 R01 R02 = 0 且 S91 S92 = 0 时，在 时钟下降沿进行计数。,(4) CT74LS290 的基本应用,从高位到低位依次为 Q3、Q2、Q1、 Q0,构成 8421BCD 码异步十进制计数器,构成 5421BCD 码异步十进制计数器,从高位到低位依次为 Q0 、 Q3 、Q2、Q1,由上述工作波形可见，该电路构成 8421BCD 码加法计数器。,要画满一个计数周期！,设计数器初态为 0000。,Q0 为 模 2 计数器输出端，因此来一个 CP 翻转一次。,Q3 Q2 Q1 为对 Q0 进行五进制计数的输出端。,三、移位寄存器型计数器,1、环形计数器,图5. 3.43 环形计数器电路,将移位寄存器首尾相接，即D0=Q3，那么，在连续不断地输入时钟信号时寄存器里的数据将循环右移。,四位环形计数器的状态转换图,优点：,1、画出波形可以看出，本身是一个节拍脉冲发生器。,缺点：,2、电路结构简单。,1、不能自启动电路。,2、没有充分利用电路的状态。,修改方法：,通过修改逻辑，变成能自启动的电路。在后面时序逻辑电路设计部分介绍。,能够自启动的四位环形计数器,能够自启动的四位环形计数器的状态转换图,2、扭环形计数器,扭环形计数器的逻辑电路图,扭环形计数器的状态转换图,优点：,状态利用率较环形计数器提高了一倍。,缺点：不能自启动。,能够自启动的扭环形计数器,通过修改逻辑，变成能够自启动电路。,能够自启动扭环形计数器的状态转换图,5.3.3 顺序脉冲发生器,在计算机和控制系统中，常常要求系统的某些操作按时间顺序分时工作，因此需要产生节拍控制脉冲，以协调各部分的工作。这种能产生节拍脉冲的电路叫做节拍脉冲发生器，又称顺序脉冲发生器或脉冲分配器。,脉冲分配器可以用两种方法实现：,当环形计数器工作在每个状态中只有一个1或一个0的循环状态时，环形计数器就是一个顺序脉冲发生器。,设计一个与节拍脉冲周期相同的计数器，把计数器的状态经过译码电路，也可以实现顺序脉冲发生器。,图5. 3.52 用环型计数器作顺序脉冲发生器 （a）电路图 （b）电压波形图,图5. 3.53 用计数器和译码器构成的顺序脉冲发生器 （ a）电路图 （b）电压波形图,图5. 3.54 用中规模集成电路构成的顺序脉冲发生器 （ a）电路图（b）电压波形图,了解同步时序逻辑电路的设计方法。,主要要求：,5.4 同步时序逻辑电路的设计,目的：根据给定的逻辑功能要求，选择适当的逻辑器件，设计出符合要求的时序逻辑电路。,5.3.1时序逻辑电路设计的几种方法 同组合逻辑电路设计方法相对应，时序逻辑电路的设计方法也分成三种。 （1）SSI-采用尽可能少的标准小规模集成触发器和门电路。 （2）MSI-采用标准中、大规模集成组件进行逻辑设计。 （3）LSI-采用现场可编程逻辑器件FPGA和复杂可编程逻辑器件CPLD进行设计。,一、同步时序逻辑电路的设计方法,1. 根据设计要求，设定状态，画出状态转换图,2. 状态化简,3. 状态分配，列出状态转换编码表,4. 选择触发器的类型，求出状态方程、驱动方程、 输出方程,5. 根据驱动方程和输出方程画逻辑图,6. 检查电路有无自启动能力,例5-1试用JK触发器设计一个同步六进制加法计数器,解：（1）根据设计要求画出电路的状态转换图如下图所示。,（2）状态分配,（3）求输出方程和次态方程,次态卡诺图及输出卡诺图,得到状态方程：,驱动方程：,输出方程：,（4）检查电路的自启动能力 该电路能自启动,（5）画出其逻辑图如下,例5-2 试用JK触发器设计一个能实现图5-40所示状态转换的时序逻辑电路。,（1）根据前一个例子可以得到如下的次态卡诺图,状态方程如下：,驱动方程如下：,（2）检查自启动能力,将初态010代入特性方程，得到次态为101；将初态101代入特性方程得到次态为010。因此该电路不能自启动。,只须修改Q2即可。,从而得到：,（3）画出逻辑电路图,010 001,010 100,修改Q2,修改Q0,010 111,修改Q1,另外也可以通过修改其他的逻辑，比如,等等,例5-3 试设计一个“1111”序列检测器，用来检测串行二进制序列，当连续输入四个或四个以上的1时，检测器输出为1，否则输出为0。,（1）建立原始状态转换图,（2）状态化简,表5-15例5-3的状态转换表,表5-16 例5-3化简后的状态转换表,（3）状态分配,例5-3状态分配后的状态转换表,状态分配后的状态转换图,次态卡诺图,状态方程,驱动方程,例5-3的逻辑电路图,因为四个状态全部用上，因此肯定能自启动。,例5-4 试用D触发器设计一时序逻辑电路，实现如图所示的输出。,分析：实际上是设计一个 状态转换已知的计数器。,例5-5 试用JK触发器设计一个时序电路，要求该电路的输出Z与CP之间的关系满足如图所示的波形图。,分析：实际上是设计一个三进制计数器。,例5-6 试用D触发器设计一个可控模计数器，要,画出状态转换图和逻辑图。,X=0时，计数器 的输出的状态转换为,X=1时，计数器 的输出的状态转换为,例5-6的状态转换表,状态方程,驱动方程,检查自启动能力 将无效状态代入特性方程后得到状态转换图如下：,由图可见这是一个不能自启动电路。,将X=1时，状态010的次态修改为101即可自启动,例5-6的逻辑电路图,例5-7 试用D触发器和门电路设计一个灯光控制电路，要求A、B、C三个灯按下图规律变化。提供CP信号的周期为10S。,分析：,方法1：设计一个状态转换已知的三进制计数器。,需要三个触发器。状态转换依次为 111 101 001。,例5-8 试用D触发器和门电路设计一个灯光控制电路，要求A、B、C三个灯按下图规律变化。提供CP信号的周期为10S。,与例5-7的区别：,有一个状态需要持续20S。因此不能用例5-7的第一种解法。应该采用例5-7的第二种解法。即先设计一个四进制的计数器，然后再译码。,例5-8的状态转换表,状态方程,驱动方程,输出方程,因为两个触发器的四个状态全部被用，因此该电路能自启动。逻辑电路图略。,例 设计一个脉冲序列为 10100 的序列脉冲发生器。,即在输入脉冲作用下，周期性地依次输出数码“1、0、1、0、0”。,解：设计步骤,由于上述 5 个状态中无重复状态，因此不需要进行状态化简。,S0,S1,S2,/ 1,/ 0,S3,S4,/ 1,/ 0,/ 0,(1) 根据设计要求设定状态，画状态转换图。,由于串行输出脉冲序列为 10100，故电路应有 5 种工作状态，将它们分别用 S0、S1 、 、S4 表示；将串行输出信号用 Y 表示，则可列出下图所示的状态转换图。,(2) 状态分配，列出状态转换编码表。,将电路状态用二进制码进行编码，通常采用自然二进制码。采用的码位数 n 与电路状态数 N 之间应满足 2nN 2n-1,由于电路有 5 个状态，因此宜采用三位二进制代码。现采用自然二进制码进行如下编码：S0 = 000，S1 = 001，S4 = 100，由此可列出电路状态转换编码表如下：,(3)根据状态转换编码表求输出方程和状态方程。,输出方程为,(4) 选择触发器类型，并求驱动方程。,由于 JK 触发器的使用比较灵活，由此设计中多选用 JK 触发器。,(5) 根据驱动方程和输 出方程画逻辑图。,(6) 检查电路有无自启动能力。,若电路由于某种原因进入了无效状态，通过继续输入时钟脉冲，能自动进入有效状态的，称为能自启动，否则称不能自启动。,将 3 个无效状态 101、110、111 代入状态方程 计算后，获得的次态 010、010、000 均为有效状态。,因此，该电路能自启动。,5.4 中规模集成时序逻辑电路应用（the application of MSI sequential circuit),概述：用触发器附加门电路可以实现时序逻辑电路设计，但步骤很多，很繁琐，而且电路复杂。,中规模设计的可能性：,由于数字集成电路生产工艺的不断完善，中大规模的通用数字集成电路已大量生产，产品已标准化、系列化，成本低廉，使得许多常用的数字电路都可直接用中大规模集成电路的标准模块来实现。,中规模设计的优越性；,缩小电路的体积、减少连线、提高电路的可靠性、降低成本。,常见的计数器芯片：,在需要其他任意一种进制的计数器时，可以用已有的计数器产品经过外电路的不同连接方式得到。计数器芯片有很多，我们只能讲解很少的几种器件，希望能够起到抛砖引玉的作用。,十六进制,十进制,7位二进制,12位二进制,14位二进制,常用的中规模时序器件有：,寄存器,移位寄存器,计数器 （用途最广泛）,如何构成 N 进制计数器呢？,( 三 ) 利用异步置 0 功能获得 N 进制计数器,（1）利用异步置 0 功能获得 N 进制计数器,利用置 0 功能获得 N 进制计数器的关键是： 弄清什么时候要加置 0 信号。,若将输入第 N 个计数脉冲时计数器状态用 SN 表示，则本例中当 S6= 0110 时应加置 0信号。,请按此处跳过刚才已看内容,5.4.1 集成计数器的应用 (the application of the integrated counter)74LS290,用 CT74LS290 构成六进制计数器解题思路,首先构成 8421 码十进制计数器，其态序表为,使计数至“6”时自动返回“0000”态，即可实现六进制计数器。下面进行演示：,返回,R0 = Q2 Q1,(3) 画连线图,计数输入,使R0 = R0A R0B = Q2 Q1,读数的高低位依次为 Q3 Q2 Q1 Q0,置 9 端 S9A 、S9B 不用，应接地。,例1 试用 CT74LS290 构成六进制计数器。,(1) 写出 S6 的二进制代码为 S6 = 0110,解：,(2) 写出反馈置 0 函数表达式,应根据 S6 = 0110 和 74LS290 的异步置 0 功能写出： 由于 R0 = R0A R0B 高电平有效，因此，令 R0 = R0A R0B = Q2 Q1。,利用异步置 0 功能获得 N 进制计数器的方法：,写出加反馈置 0 信号时所对应的计数器状态，即 写出 SN 对应的二进制代码。,写出反馈置 0 函数，即根据 SN 和置 0 端的有效电平 写置 0 输入信号的表达式。,3. 画连线图：注意反馈置 0 函数的连线方法。,例2 试用 CT74LS290 构成七进制计数器。,解：,(3)画连线图,例3 试用 CT74LS290 构成23进制计数器。,本例与上例不同之处在于还需解决第一片触发第二片的问题。用反馈归零法构成大模数的计数器时，低位通常接成十进制，即当低位计十个CP 脉冲时，低位变成0000，同时高位的计数条件满足，高位计数一次。,结论；用一片74LS290可以构成十以内的任意进制计数器，用两片74LS290可以构成一百以内的任意进制计数器，依次类推，用n片74LS290可以构成以内的任意进制计数器。,两片 “290” 接成 十进制加法计数器后级联，计数脉冲从个位片 CP0 端输入。,例 4 由两片 CT74LS290 级联组成 100 进制异步加法计数器。,当输入第 1 9 个脉冲时，个位片计数；十位片的 CP0 未出现脉冲下降沿，因而保持计数“0”状态不变；,当输入第 10 个脉冲时，个位片返回计数 “0”状态，其 Q3 输出一个下降沿使十位片计数 “1”，因此输出读数为 Q3Q2Q1Q0 Q3 Q2 Q1 Q0 = 00010000，即计数 “10”。,当输入第 11 19 个脉冲时，仍由个位片计数，而十位片保持 “1”不变，即计数为“11 19”；当输入第 20 个脉冲时，个位片返回计数“0”状态，其 Q3 输出一个下降沿使十位片计数“2”，即计数为“20”。,依此类推。,综上所述，该电路构成 100 进制异步加法计数器。,例1 用级连法构成12进制计数器,12可以分解成3*4,2*6,因此可以有四种接法，现以34为例进行讲解,即第一片（个位）接成3进制计数器，第二片（十位）接成4进制计数器。,（2）利用级连法获得 N 进制计数器,适用范围：N=N1*N2,用级连法实现12进制计数器,级连法和反馈归零法有以下3点不同之处：,1）级连法的每一片都是独立的，都接成某一进制的计数器，而反馈归零法每一片都不独立，除个位构成十进制计数器外，其余各片并不构成固定模数的计数器。,2）低位触发高位的方式不一样，反馈归零法低位均接成十进制计数器；而级连法低位并不接成十进制计数器。,3）显示方式不一样。,级连法和反馈归零法有以下相同之处 ：,无论是反馈归零法还是级连法，当接成MN的计数器时，所接成的计数器从宏观上看为异步计数器。,5.4.1 集成计数器的应用 (the application of the integrated counter)74LS160,74160的功能表,除前面介绍的复位法和级连法以外，还可以采用置位法。 采用置位法时，可以在计数器计到最大值时置入某个最小值，作为下一个计数循环的起点。也可以是在计数器计到较大值时置入某个较小值，作为下一个计数循环的起点。,例1 分析图5-57所示电路的逻辑功能。,例1（a）图的状态转换图,Q3Q2Q1Q0,结论：可自启动同步六进制计数器,例1（b）图的状态转换图,Q3Q2Q1Q0,结论：可自启动同步六进制计数器,例2 分析下图所示电路的逻辑功能。,（a）,（b）,例2（a）图的状态转换图,Q3Q2Q1Q0,结论：可自启动同步六进制计数器,Q3Q2Q1Q0,例2（b）图的状态转换图,结论：可自启动同步六进制计数器,例3 用同步十进制计数器CT74160并采用整体反馈归零法构成12进制计数器。,利用异步清零功能。个位计数器仍然接成十进制计数器，即当个位计十个CP 脉冲时，个位状态变成0000，同时十位的计数条件满足，十位计数一次。对于CT74160可以把经过一个非门接到高位的时钟输入端来实现，因为仅在第八个时钟信号的下降沿到来时才变为1,第九个时钟信号到来时仍为1，只有当第十个时钟信号到来时才变为0，也就是当第十个时钟信号到来时才产生一个下降沿，才产生一个上升沿。另外，也可以利用进位输出端CO来实现，,例3的利用异步清零端的外部接线图,例3的利用置位端构成的12进制计数器的外部接线,结论：仔细分析后可以看出，虽然个位在第12个脉冲到来时输出状态可以置成Q 3Q2Q1Q0=0000，但十位因为此时时钟条件并不满足，因此不能置成Q3Q2Q1Q0 =0000，所以构成大于10进制的计数器时，利用/LD端并采用复位法时，不能接成异步计数器。接下来就讨论利用端并采用复位法接成同步计数器的方法。,例4 分析图所示电路的逻辑功能。,解：第一片和第二片的CP端连接在一起，因此为同步接法。 因为第一片的CO与第二片的CTT和CTP连在一起，因此只有当第一片CT74160的CO=1时，且第二片的时条件满足时，第二片CT74160才计数一次。,例5-4的状态转换表,结论：可自启动同步十二进制计数器,2.集成十进制计数器应用举例,例5 试用 CT74LS160 构成七进制计数器。,方法之二：利用同步置数功能实现。,例6 列出下图所示电路的状态转换表，并指出其逻辑功能,结论：此电路为一可控模计数器。X=0时为四进制计数器，X=1时为六进制计数器。,例6的状态转换表,例7 用CT74160设计一个可控模计数器，当X=0时为五进制计数器，X=1时为七进制计数器。,解：由上例可知，当计数器状态计到最大值1001时，同步预置端有效根据置入的数据不同可以构成模数不同的计数器，X=0时应置入0101，X=1应置入0011，因此应分别接 。,例5-7的接线图,序列信号发生器 在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。通常把这种串行数字信号叫做序列信号。产生序列信号的电路称为序列信号发生器。 序列信号发生器的构成方法有多种。 1、计数器和数据选择器组成。 2、采用带反馈逻辑电路的移位寄存器。,5.4.1 集成计数器的应用 (the application of the integrated counter)74LS161,同步二进制减法计数器,序列信号发生器计数器和数据选择器组成。,用计数器和数据选择器组成的序列信号发生器,74LS151的D0=D1=D2=D4=1，D3=D5=D6=D7=0 Y端得到不断循环的序列信号11101000。,结论：序列的长度由计数器的模数来控制，序列中某一位由数据选择器数据端的输入来控制。,需要修改序列信号时，只要修改加到D0D7的高、低电平即可实现，而不需要对电路作任何改动。因此使用这种电路既灵活又方便。,例5-1分析下图所示电路的逻辑功能,结论：此电路为一序列码发生器。X=0时依次输出1011010；X=1时，依次输出10011。,例5-1的状态转换表,5.4.2 集成寄存器的应用 (the application of the integrated register),概述：常用的MSI中规模寄存器有寄存器、单向移位寄存器和双向移位寄存器。仅以单向移位寄存器CC4015和双向移位寄存器CT74LS194为例，说明寄存器的应用。,寄存器的主要用途有：实现数据的串并行转换。构成序列码发生器。构成移位型计数器。,在本章时序逻辑电路的分析中已经介绍过用单向移位寄存器CC4015实现数据的串并行转换以及用单向移位寄存器构成移位型计数器，因此在这里就不再重复讲述。,例1 分析下图所示电路的逻辑功能,（b）,（a）,图（a）在工作之前应在端加一个正脉冲实现并行送数，使移位寄存器预置成Q3Q2Q1Q0=0001，随后M1M0=01，在CP脉冲作用下，电路实现循环左移。,状态转换图,结论：此电路为一4位环型计数器。,图（b）将Q3反相后接右移数据输入端，工作之前先清零， 得到状态转换表如下：,结论：可知此电路为一4位扭环型计数器,例2 分析下图所示电路，列出状态转换表，并指出逻辑功能。,电路先清零，同时