集成电路中的无源元.ppt

2019/8/10,1,半导体 集成电路,2019/8/10,2,集成电阻器 集成电容器 互连（内连线）,2019/8/10,3,集成电路中的无源元件,一般集成电路中使用的无源元件: 电阻、电容 _它们的制作工艺与NPN管（或MOS管）兼容,常见的无源元件有,电阻、电容、 电感,2019/8/10,4,集成电阻、电容器的缺点如下： （1）精度低，绝对误差大； （2）温度系数较大； （3）可制作的范围有限，不能太大，也不能大小； （4） 占用芯片面积大，成本高。 集成电路中多用有源元件，少用无源元件。,2019/8/10,5,集成电路中的电阻分为无源电阻和有源电阻。 无源电阻通常是采用掺杂半导体或合金材料制作的电阻. 有源电阻则是将晶体管进行适当的连接和偏置，利用晶体管在不同的工作区所表现出来的不同的电阻特性来做电阻。,在双极集成电路中用得最多的是基区扩散电阻（RSB100-200/) 此外还有以下几种电阻： 低阻类电阻，如发射区扩散电阻（RSE5/),掩埋层电阻（RS-BL20/) 高阻类电阻，如基区沟道电阻（RSB15-15k/),外延层电阻（RS-epi2K/) 高精度电阻，如离子注入电阻（RS10.1-20k/),薄膜电阻（RSF10-400/),2019/8/10,6,常用集成电阻器,基区扩散电阻 发射区扩散电阻、埋层扩散电阻 基区沟道电阻、外延层电阻 离子注入电阻 多晶硅电阻、MOS电阻,2019/8/10,7,氧化膜,p,n,P型扩散层 （电阻）,3.1.1 基区扩散电阻,掺杂半导体具有电阻特性，不同的掺杂浓度具有不同的电阻率，利用掺杂半导体所具有的电阻特性，可以制造电路所需的电阻器。 扩散电阻是指采用热扩散掺杂的方式构造而成的电阻。这是最常用的电阻之一，工艺简单且兼容性好，缺点是精度稍差。,氧化膜,p,n,n,P型扩散层 （电阻）,L、W为电阻器的长度和宽度,VCC,L,w,Rs（或R）是掺杂半导体薄层的薄层电阻，又称方块电阻. L/W是电阻所对应的图形的方数。 知道掺杂区的方块电阻根据所需电阻的大小计算出需要多少方块根据精度要求确定电阻条的宽度 得到电阻条的长度。,氧化膜,p,n,n,P型扩散层 （电阻）,端头修正 拐角修正因子 横向扩散修正因子 薄层电阻值Rs的修正,VCC,L,w,上式的计算结果是比较粗糙的，实际的计算中要考虑以下几方面：,2019/8/10,10,端头修正,因为电子总是从电阻最小的地方流动， 因此，从引线孔流入的电流，绝大部分是 从引线孔正对着电阻条的一边流入的，从 引线孔侧面和背面流入的电流极少，因此， 在计算端头处的电阻值时需要引入一些修 正，称之为端头修正。 端头修经常采用经验数据，以端头修正因子k1表示整个端头对总电阻方块数的贡献。例如k1=0.5，表示整个端头对总电阻的贡献相当于0.5个方块数。,2019/8/10,11,图3.2 给出了不同电阻条宽和端头形状的修正因子的经验数据，对于大电阻LW情况， 端头对电阻的贡献可以忽略不计。,2019/8/10,12,拐角修正,在设计大电阻时，通常将电阻设计 成折叠形式，如图所示。 对于折弯形状的电阻，通常每一 直条的宽度都是相同的，在拐角处 是一个正方形 但这个正方形不能作为一个电阻方 来计算，这是因为在拐角处的电流密 度是不均匀的，靠近内角处的电流密 度大，靠近外角处的电流密度小。 经验数据表明，拐角对电阻的贡献只有0.5个方块数，即拐角修正因子k2=0.5。,13,2019/8/10,横向扩散修正因子,横向扩散修正因子m主要考虑以下两个方面： （1）由于存在横向扩散，所以基区扩散电阻在表面处最宽，即 。,（2）杂质浓度在横向扩散器表面 与扩散口正下方的表面区域不同， 其浓度由扩散窗口处Ns（6x1018 cm-3）逐步降低到外延层处的Nepi （10151016cm-3）. 如果假设横向扩散区的纵向杂质分布与扩散窗口下相同，则对于基区扩散电阻，其有效宽度为 。,2019/8/10,14,薄层电阻值Rs的修正,基区扩散后还有多道高温出来工序，所以杂质会进一步往里推进，同时表面的硅也会进一步氧化，所以做成管子后，实际的基区电阻值Rsa比原来测量的Rs高，经验公式为 RsaKaRs 其中，Ka为常数，可由实验来确定，一般在1.061.25之间。,2019/8/10,15,小阻值电阻可采用胖短图形： 一般阻值电阻可采用瘦长图形 对大阻值电阻可采用折叠图形：,当LW时，可不考虑k1; 当Wxjc时，可不考虑横向修正m。,2019/8/10,16,基区扩散电阻最小条宽 WR,min 的设计,基区扩散电阻的方块电阻RS由双极集成电路工艺确定 对基区扩散电阻图形的设计，实际上是根据需要的阻值R和其它性能、工艺参数去设计电阻的方数（L/W）、形状和最小条宽。 RS固定，电阻的阻值由方数（L/W）决定 电阻的宽度越大，则占用的面积越大。因此，如何设计满足电路性能的电阻最小条宽就显得很重要。 基区扩散电阻的最小条宽受三个因素的影响：设计规则，工艺水平和电阻精度、流经电阻的最大电流。 在设计电阻最小条宽WR,min 时，应取上述三个因素确定的最小电阻条宽中最大的一种。下面分别对它们作简单的介绍。,(1)设计规则决定的最小扩散条宽 WR,min 设计规则是从工艺中提取的、为保证一定成品率而规定的一组最小尺寸。 这些规则主要考虑了制版、光刻等工艺可实现的最小线条宽度、最小图形间距、最小可开孔、最小套刻精度等。 在设计扩散电阻的最小扩散条宽时，必须符合设计规则。,2019/8/10,18,(2)工艺水平和电阻精度要求所决定的最小电阻条宽WR,min 电路工作时，电阻的精度可能会影响电路的某些性能，因此通常电路设计时对电阻精度会提出要求，而电阻的精度与工艺水平和电阻条宽有关。由电阻的近似估算公式,并根据误差理论，有,通常 可控制在(510)以内，而 主要来自制版、光刻过程中的随机误差。在实际工艺中一般 ，该偏差值由工艺水平确定。 对于大阻值电阻，L W ，所以可忽略 ，于是有,2019/8/10,19,19,2019/8/10,公式表明，电阻值的精度 要求确定后，在一定的工艺控制水平( )下，如果电阻的最小条宽发生变化，制造出的电阻精度也就不一样。,例如，假设工艺控制水平可使| |=1m，要求由线宽变化( )所引入的电阻相对误差 |10，求电阻的最小条宽WR,min,如果电阻精度要求不高，| |= 12.5，而| |=1m，则由线宽变化所要求的电阻最小条宽就可降为8m。,由上述讨论可见，要提高电阻值的精度，可选取较大的电阻条宽W，但为保证一定的阻值，电阻的长度L 必然增加导致芯片面积和寄生电容增加，所以对电阻精度的要求应和芯片面积折中考虑。,20,2019/8/10,虽然基区扩散电阻的相对误差较大，一般在(1020)%，但注意设计技巧后，可使电阻间的匹配误差较小。 根据误差理论，电阻及R1和R2的匹配误差可表示为,如果两个电阻做在同一个隔离岛上，相互紧挨着，并使它们的条宽相等、方向相同，甚至做成一个扩散条，而在中间做引出端将它们分为两个电阻。由于在一般情况下相邻两电阻的方块电阻的变化( )和线宽变化( )是相等的，即,当 W1 =W2 时，两电阻比的精度可做的很高，最小达到 0.2%以内。,2019/8/10,21,(3)流经电阻的最大电流决定的 WR,min 扩散电阻与其它电阻一样，也有功耗的限制。在室温下要求电阻的单位面积最大功耗为,电阻单位面积的功耗为,即 PA,max 对电阻的最小条宽WR,min 和单位电阻条宽可流过的最大电流IR,max 有一个限制。,2019/8/10,22,(1)设计规则决定的最小扩散条宽 WR,min,(2)工艺水平和电阻精度要求所决定的最小电阻条宽WR,min,(3)流经电阻的最大电流决定的 WR,min,以上分析了对电阻最小条宽的三种限制，在设计扩散电阻的最小条宽时，应取其中最大的一个。,2019/8/10,23,例，当RS = 200 /， Imax = 6mA， 则由Pmax 限制所决定的最小电阻条宽 WR,min为,所以单位电阻条宽可流过的最大电流 IR,max 为,对于不同的 Rs ，单位电阻条宽可以流过最大的 IR,max 是不同的，对应于一些典型的IR,max 如表3.1 所示。,24,3.1.2 其他常用的集成电阻器,1.发射区（磷）扩散电阻 发射区扩散层的表面浓度高，因此其方块电阻较小，通常RS = 2 10/ ，故该类电阻只能制做小电阻。 发射区扩散电阻有两种： （1）直接在外延层上扩散N+层来形成，需要单独的隔离区. 由于外延层的电阻率远高于N+扩散层，所以外延层电阻对发射区扩散电阻的旁路作用可忽略。且不存在寄生效应。,2019/8/10,25,（2）可与其他电阻做在一个隔离区的发射区扩散电阻 发射区电阻要做在一个单独的P型扩散区 使三个PN结处于反偏 由于这种有寄生PNP管效应，所以需要增加隐埋层。,发射区扩散电阻的主要用途有两个： 用来作小阻值电阻 在连线交叉时作“磷桥”用，以实现交叉连线之间的隔离，而低阻值的“磷桥”则作为某条连线的一部分,2019/8/10,26,图中在A-B连线和C-D连线交叉的地方采用高浓度磷扩散形成低阻区作为A-B 连线的一段。 发射区扩散电阻阻值的计算方法和基区扩散电阻类似。,2019/8/10,27,2.掩埋层电阻 其方块电阻值（RS_BL = 20/）比较小，主要做小电阻。 影响隐埋层电阻的工艺因素太多，且不易控制，所以隐埋层电阻的精度较差。,掩埋层电阻便于做与三极晶体 管集电极相连的小电阻，如图3.9所示。此时整个电阻R 为 R123 = R1+ R2+ R3 其中R1、 R3是外延层电阻，R2 就是隐埋层电阻，其计算方法与计算集电极串联电阻的方法相同。,2019/8/10,28,3.基区沟道电阻 在基区扩散层上再覆盖一层发射区扩散层，利用两次扩散所形成的薄基区扩散层所制作的电阻称为基区沟道电阻。 基区沟道区的厚相当于晶体管有效基区宽度WB ，其值一般小于1m， 方块电阻也较大，可达515K/ ,所以可做的阻值范围为几千欧到几兆欧。,氧化膜,p,n,n,耗尽层 （反向偏压）,夹层电阻区域,n+,n,N型扩散层,2019/8/10,29,4.外延层电阻（体电阻） 外延层电阻是直接利用外延层做成的电阻，所以又称为体电阻，其结构如图 所示，两端的N+扩散区是电极的接触区。优点： 外延层电阻率高，且其击穿电压为隔离结击穿电压，BVCSO较高，是一种能够承受较高电压的高阻值电阻。,特点 不存在寄生PNP效应，不需要隐埋层。 外延层的薄层电阻较大，可以做高值电阻。 可承受较高电压，其击穿电压为隔离结击穿电压。,2019/8/10,30,横向扩散的存在，在进行阻值设计时，要注意横向修正。 即电阻宽度W应扣除隔离结横向扩散后电阻区的实际宽度。 假设横向扩散量xjI Tepi ( xjI 为隔离结扩散结深)，隔离结结面为1/4 圆柱面，则,外延层电阻阻值的控制主要是通过外延工艺(决定epi ， Tepi )和隔离扩散工艺(决定 xjI )来进行的，这两道工艺本身就较难控制，况且后续工艺对外延层电阻阻值的影响也较大。,电阻的相对误差大。 电阻的温度系数较大。,2019/8/10,31,在外延层上覆盖一层P型扩散层，就可做成更高阻值的电阻，即外延层沟道电阻，其结构与基区沟道电阻类似。,式中： RS为沟道区方块电阻；L为P 型扩散区长度；W为外延层宽度。,外延层沟道电阻,2019/8/10,32,5.离子注入电阻,与高温（热）扩散掺杂技术比较，离子注入工艺可以精确地控制掺杂浓度和注入的深度，且横向扩散小 ,阻值容易控制，精度较高。 硼离子注入电阻是在N 型外延层上注入硼离子形成电阻区，在电阻区的两端进行P型杂质扩散，以获得欧姆接触，作为电阻的引出端。,该电阻由两部分组成 离子注入区电阻 p+区端头电阻。 p+区端头的掺杂浓度较高，阻值很小，实际的电阻值主要由离子注入区电阻决定。,2019/8/10,33,硼离子注入电阻的特点： （1） 薄层电阻RS的可控范围大， 为0.1-20K/，所以可做的阻值范围较大。 （2）由于离子注入工艺横向扩散比较小，离子注入电阻的实际尺寸W,L可由注入掩膜窗口精确确定。 （3）电阻的温度系数TCR与退火条件及RS等有关，所以可以控制。 因此离子注入电阻的精度较高，常用来做大阻值的高精密电阻。,LD为源漏扩散时横向扩散量。 主要用来做存储器存储单元的负载电阻。,2019/8/10,34,3.1.3. MOS集成电路中常用的电阻,多晶硅电阻,在硅栅MOS 集成电路中常用的一类电阻是多晶硅电阻，结构如图所示。 这类电阻的阻值为,2019/8/10,35,在集成电路中，电容也是一个重要的元件。IC中应尽量避免使用电容器，因电容器占面积大。,2019/8/10,36,普通PN结电容的容量较小，有较大的温度系数和寄生效应等缺点。 在MOS工艺中实现的MOS电容，匹配精度比电阻好，一般约为0.1%5%，此外在工艺上制造集成电容比较容易，并且容易与MOS器件相匹配。 在双极型和MOS模拟集成电路中的电容大多采用MOS结构或其相似结构。 在D/A、A/D转换器和开关电容电路等集成电路中，往往用电容代替电阻网络。,2019/8/10,37,3.2.1双极IC中常用的集成电容器,1.反偏PN结电容器,PN结电容器的制作工艺完全和NPN管工艺兼容，但其电容值做不大。 发射结的零偏单位面积电容大， 但击穿电压低，约为69V； 集电结的零偏单位面积电容小， 但击穿电压高，大于20V。,在双极集成电路中，集成电容器有反偏PN结电容器和MOS电容器。,2019/8/10,38,发射区扩散层隔离扩散层隐埋层结构，这种电容实际上是两个电容并联，所以可以增大PN零偏单位面积电容CjA0。 由于存在PN结，击穿电压只有45V。 由于隔离（衬底）结面积较大，所以CjS也较大, 提高衬底结的反偏电压，减小CjS,提高PN结零偏单位面积的电容CJA0,并联电阻：,串联电阻：,2019/8/10,39,为提高MOS电容器的Q值（品质因数，评价回路损耗的指标），必须减小R值，所以一般制成方形，以减小R的方数（L/W），使阻值下降。,等效电路,2.双极集成电路中的MOS电容器,介质：氧化膜,厚度大于1000,p,N+,上电极：铝膜,N-epi,隔离槽,下电极：N+发射区扩散层,R是下电极N+发射区扩散层电阻,2019/8/10,40,由半导体物理知，在一般情况下MOS 电容器的电容值 CMOS 和电容器两端的电压VMS 以及下电极掺杂浓度有关。 实验表明: 下电极用+发射区扩散层，且掺杂浓度N 1020 / cm3时， 氧化层厚度 tOX 0.1m 可以认为电容器的电容值MOS C 与工作电压及信导频率无关。所以,MOS电容器特点,单位面积电容值CA较小（CA=3.16.210-4pF/m2），所以占用芯片面积大 击穿电压高，BV50V； 温度系数TCC小，约为2010-6/； 下电极用N+发射区扩散层时，MOS电容值基本上与电压大小及电压极性无关 单个MOS电容误差C/C较大，20%，电容间匹配误差可小于10%； 寄生Cjs大，可增大衬底电压来减小。,绝缘层的击穿电场强度（510）106V/cm,单位面积电容值,2019/8/10,41,n,叠式结构电容,槽式结构电容,氧化膜,电容极板,金属引线,n,大电容结构,在设计大容量电容时，为了减小电容所占面积，通常采用叠式或槽式结构的电容，如图所示，它们是在DRAM(动态随机存取存储器)中常用的电容结构。,2019/8/10,42,晶硅作为上极板的电容器结构,栅氧化层： 作为介质,多晶硅：作为上电极,3.2.2 MOS IC中常用的MOS电容器,1. 感应沟道的单层多晶硅MOS电容器,通常电容器“C“区下衬底的表面感应沟道与扩散区S相连。 这种电容的电容值是电容两端所加电压的函数，是非线性电容。,C,2019/8/10,43,以多晶硅作为上、下极板的电容器结构,氧化层,2. 双层多晶硅MOS电容器,特点： 做在氧化层上面：通过氧化层与其他元件及衬底隔开，所以寄生参量很小 以薄氧化层为介质的固定电容：只要精确控制所生长的氧化层介质的质量和厚度，就可以得到精确的电容值，其电容值的计算公式为：,掺杂多晶硅：上电极,掺杂多晶硅：下电极,2019/8/10,44,3.3 互连（内连线）,广义来说，连线也是一种“元件”，在进行电路计算机辅助设计时，应当相应地引入连线电阻元件，并根据具体情况，考虑其寄生电容的影响。 MOS IC尤其是Si栅MOS电路中，常用的布线一般有： 金属、重掺杂多晶硅（Poly-Si）、扩散层和难熔金属硅化物。 由于其特性、电导率的差异，用途也有所不同。 随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不容忽略，并成为制约IC速度提高的主要因素之一。,45,2019/8/10,在硅栅MOS电路中，要用到铝线、多晶硅连线和扩散连线等三重布线，它们的主要性质列于下表。可见，铝线电流容量最大，电阻最小， 因此在电路的互相连接上尽可能采用铝线，特别是电源线和地线,而且电源线VDD、VGG及地线VSS采用水平铝线，尽量不交叉 如必须交叉时则使用短而粗的重掺杂多晶硅线，因为多晶硅线的寄生电容仅高于铝线。,1. 铝连线金属膜连线的一种,46,首先要考虑连通电路和设计规则规定的最小尺寸： 最小铝条宽度和铝条间距，与电极孔的最小覆盖 还应注意以下几个问题：,设计互连线的铝条图形时要注意的问题,长引线的电阻,在一般情况下铝互连线的电阻是很小的。但当铝膜太薄或铝连线太长、宽度太窄时，铝连线的电阻不可忽视。 在设计铝连线宽度W 时还应考虑铝膜在SiO2层台阶处会变薄，在后续工序中可能划伤，所以只要电路性能允许，总是取较大的W。,47,大电流密度的限制,电流太大会引起铝膜结球， 即使电流不太大长时间较大电流通过铝条，会产生铝的“电迁移”现象。 “电迁移”现象：即铝离子从负极向正电极方向移动。结果在铝连线一端产生晶须另一端则产生空洞，严重时甚至断路。 美国军用标准规定，流经纯铝膜的电流密度为 J 2105A/cm2,因而在设计流经大电流的地线和电源线时，一定要保证铝条有足够的宽度。 用Al-Si-Cu合金代替纯铝作互连线，可以改善电迁移现象。,48,2019/8/10,Si-A1 互熔问题,在高温下，Al，Si 会形成A1Si 共熔体，在共熔点温度(577)下，1m厚的A1 膜可“吃掉”(熔去) 0.12m的硅层。 双极晶体管的发射区扩散层和MOS管的源、漏扩散层变簿 A1Si共熔体中析出的Si原子，会向附近的纯铝中扩散，所以在小接触孔附近有大块的铝条的情况下，虽然合金温度不太高，也会从接触孔边缘开始把PN 结熔穿。 解决方法： （1）所以对于浅结、小接触孔、大而厚的铝膜，要特别注意选择适当的合金温度和时间，一般取450500 ，2030mim。 （2）另外一个解决办法，是在铝中掺硅 对于结深小于1m的器件应采用含硅量的重量百分比为1.22的 AlSi 合金作为互连材料，以减少“吃硅”现象，且Al-Si合金的硬度比纯铝高，可减少划伤。 但硅的含量不能太大，当Si的含量超过2时，在加温的过程中，硅可能在界面析出，使接触电阻增加，甚至发生脱键现象。,49,2019/8/10,2. 扩散区连线,在双极集成电路中，因为基区扩散层的薄层电阻较大( RS =100 200/)，一般不用基区扩散层作内部连线。 在MOS 集成电路中，源、漏扩散区的薄层电阻 RS =10 300 /，有时可用这层扩散层作内连线。 一般是将相应的MOS管的源或漏区加以延伸而成，但它将增加PN 结电容，所以只在不得已