[硕士论文精品]快速锁定射频锁相环频率合成器研究

I摘要近十几年来，无线通信技术和微电子技术得到了蓬勃发展，对CMOS射频通信系统的研究方兴未艾。锁相环频率合成器是无线射频系统前端的一个关键部件，频率合成器的锁定速度决定了通信系统的信道切换有多快以及系统被启动的速度有多快，在时分多址和扩频跳频通信系统中，更是急切需要快速锁定的高性能锁相环频率合成器。快速锁定、低相位噪声与毛刺、全集成的锁相环频率合成器设计始终是现代无线通信系统的一个挑战。本文论述了锁相环频率合成器的工作原理，它的相位噪声和毛刺，以及它的动态过程，综述了各种加快锁定速度的方法，提出了一种新型的快速锁定的锁相环频率合成器。它包含一个新型的能够直接频率预置的数模混合信号压控振荡器，通过精确地预置压控振荡器的频率，这种锁相环频率合成器能够极大地加快锁定速度。我们采用035UM33V标准CMOS工艺进行电路设计，把频率合成器的所有部件全部集成到了一块芯片上，芯片面积为04平方毫米。测试的结果表明，该频率合成器大大地加快了锁定速度，锁定时间小于10US，而且没有以牺牲相位噪声和毛刺水平为代价。该频率合成器测得的相位噪声是85DBC/HZ10KHZ、1MHZ参考频率的毛刺为40DBC。该频率合成器能够自动监测到温度的变化并且补偿压控振荡器振荡频率随温度的漂移，使得压控振荡器的频率几乎不随温度的变化而变化。关键词锁相环频率合成器（PLLFS），混合信号压控振荡器（MIXEDSIGNALVCO），锁定时间（锁定速度），相位噪声/毛刺，频率预置IIRESEARCHOFFASTLOCKINRFPLLFREQUENCYSYNTHESIZERSABSTRACTWIRELESSCOMMUNICATIONTECHNOLOGYANDMICROELECTRONICSTECHNOLOGYHASBEENBOOMINGFOROVERADECADETHERESEARCHINCMOSRADIOFREQUENCYRFCOMMUNICATIONSYSTEMISTREMENDOUSTHEPLLFREQUENCYSYNTHESIZERISAKEYCOMPONENTINRFFRONTTHELOCKINSPEEDOFTHEFREQUENCYSYNTHESIZERDETERMINESHOWFASTTHECOMMUNICATIONCHANNELSCANBESWITCHEDANDHOWFASTTHESYSTEMCANBETURNEDONTHETIMEDIVISIONMULTIPLEACCESSSYSTEMSANDFASTFREQUENCYHOPPINGSPREADSPECTRUMSYSTEMSREQUIREHIGHPERFORMANCEFREQUENCYSYNTHESIZERWITHFASTLOCKINSPEEDTHEDESIGNOFFULLYINTEGRATED,FASTLOCKINPLLFREQUENCYSYNTHESIZERSWITHLOWNOISE/SPURSISANEVERLASTINGCHALLENGEINMODERNWIRELESSCOMMUNICATIONSYSTEMSTHISPAPERDESCRIBESTHEOPERATINGTHEORYOFPLLSYNTHESIZERANDITSPHASENOISE/SPURS,ASWELLASITSTRANSIENTPROCESS,REVIEWINGTHEMETHODSTHATSPEEDUPTHELOCKINPROCESSOFSYNTHESIZERSTHISPAPERPROPOSESANOVELFASTLOCKINPHASELOCKEDLOOPFREQUENCYSYNTHESIZERTHESYNTHESIZERINCLUDESANOVELMIXEDSIGNALVOLTAGECONTROLLEDOSCILLATORVCOWITHDIRECTFREQUENCYPRESETTINGCIRCUITTHEFREQUENCYPRESETTINGCIRCUITCANGREATLYSPEEDUPLOCKINPROCESSBYACCURATELYPRESETTINGOSCILLATIONFREQUENCYOFVCOWEFULLYINTEGRATEDTHESYNTHESIZERINSTANDARD035UM33VCMOSPROCESSTHEENTIRECHIPAREAIS04SQUAREMILLIMETERSTHEMEASUREDRESULTSDEMONSTRATETHATTHESYNTHESIZERCANSPEEDUPTHELOCKINPROCESSMUCHANDTHELOCKINTIMEISLESSTHAN10USINTHEWHOLEOSCILLATIONFREQUENCYRANGETHESYNTHESIZERAVOIDEDTHETRADEOFFBETWEENTHELOCKINSPEEDANDTHEPHASENOISE/SPURSTHEMEASUREDPHASENOISEOFTHESYNTHESIZERIS85DBC/HZ10KHZ,ANDREFERENCESPURIS40DBCWITHREFERENCEFREQUENCY1MHZTHESYNTHESIZERCANMONITORTHECHIPTEMPERATUREANDAUTOMATICALLYCOMPENSATETHEVCOFREQUENCYVARIATIONWITHTEMPERATURE,KEEPINGTHEVCOFREQUENCYNEARLYINVARIABLEWITHTEMPERATUREKEYWORDSPHASELOCKEDLOOPFREQUENCYSYNTHESIZERPLLFS,LOCKINTIMELOCKINSPEED,MIXEDSIGNALVOLTAGECONTROLLEDOSCILLATORVCO,PHASENOISE/SPUR,FREQUENCYPRESETTINGIII目录摘要ABSTRACT目录第一章绪论11频率合成的方法1111直接模拟频率合成（DAFS）1112锁相环路频率合成（PLLFS）2113直接数字频率合成（DDFS）312锁相环频率合成器在无线通信领域中的应用513本文的研究意义614本文的组织结构7参考文献8第二章锁相环频率合成器的评价指标体系21频率范围和中心频率1022频率间隔1123频率的准确度和稳定度1124相位噪声和时序抖动11241相位噪声11242时序抖动15243相位噪声与时序抖动的关系1525毛刺1626频率转换时间1827功耗、集成度与成本19参考文献21第三章电荷泵锁相环频率合成器原理31电荷泵锁相环频率合成器的线性模型2232电荷泵锁相环频率合成器瞬态过程和锁定时间2433电荷泵锁相环路相位噪声分析2934环路滤波器设计32341无源二阶环路滤波器设计33342无源三阶环路滤波器设计36参考文献39IV第四章直接预置的锁相环频率合成器41加快锁定速度的方法40411动态环路带宽法40412分数分频法41413前馈补偿法4342直接预置的锁相环频率合成器44参考文献47第五章数模混合信号压控振荡器设计51环路压控振荡器48511单端环路压控振荡器495111振荡频率495112相位噪声51512差分环路压控振荡器525121振荡频率535122相位噪声53513一种新型的数模混合环路压控振荡器设计545131设计目标545132电路设计与仿真555133版图设计6252LC压控振荡器62521LC压控振荡器基本原理62522LC振荡器的相位噪声65523LC压控振荡器电路结构66524一种新型的数模混合信号LC压控振荡器设计675241设计目标675242电路结构设计675243片上电感设计685244可变电容器设计685245MOS管的设计705246电路仿真结果705247版图设计73参考文献74第六章锁相环频率合成器其余部分设计61鉴频鉴相器77611鉴频鉴相器基础77612本文的鉴频鉴相器设计81V62电荷泵的设计82621电荷泵的一般设计原则82622降低毛刺的方法83623电荷共享85624本文的电荷泵设计与仿真876241降低毛刺的考虑876242电路结构的实现和仿真876243版图设计8863程序分频器设计89631吞脉冲程序分频器原理90632双模前置分频器设计91633双模前置分频器版图设计和仿真结果92634程序分频器和数字控制器设计93参考文献95第七章数模混合信号仿真与测试结果71整体电路设计与数模混合仿真97711采用环路VCO的PLLFS整体电路设计与仿真97712采用LCVCO的PLLFS整体电路设计与仿真9972测试结果100721PCB版图设计101722测试数据102第八章结论81总结10682进一步的研究展望106攻读博士学位期间发表的学术论文与申请的专利108致谢109快速锁定射频锁相环频率合成器研究第一章绪论频率合成是将一个高精度、高稳定度的标准频率经过加、减、乘、除等运算产生同样精度和稳定度的一个或多个频率的技术，根据这一原理组成的设备和仪器就称为频率合成器或频率综合器。11频率合成的方法频率合成的方法可以分成三大类，按频率合成技术发展的时间顺序，分别是直接模拟频率合成（DAFS，DIRECTANALOGFREQUENCYSYNTHESIS）；锁相环路合成（PLLFS，PHASELOCKEDLOOPFREQUENCYSYNTHESIS）；直接数字合成（DDFS,DIGITALDIRECTFREQUENCYSYNTHESIS）。111直接模拟频率合成（DAFS）直接模拟频率合成是将晶体振荡器产生的频率信号通过倍频、分频、混频和滤波得到大量离散频率信号，如图11所示。频率合成器这个概念是FINDER在1943年首先使用的，他提出的频率合成器就是直接模拟频率合成器。直接模拟合成的最大优点是频率转换速度快（US以下数量级），但其缺点亦是不能容忍的系统中需用到大量的分（倍）频器、混频器、滤波器等，造成体积大、成本高、不能集成、频谱不纯，因此现在已基本淘汰不用。图11直接模拟频率合成法原理1中国科学院博士论文112锁相环路频率合成（PLLFS）这是一种间接频率合成方法，它利用锁相技术来产生大量具有高稳定度、高纯度的频率源13。锁相环路频率合成器的基本结构由鉴相器（PD,PHASEDETECTOR）、环路滤波器（LF,LOOPFILTER）、压控振荡器（VCO,VOLTAGECONTROLLEDOSCILLATOR）程序分频器（PROGRAMMABLEDIVIDER）以及数字控制器（DIGITALCONTROLLER，它通常也可以认为不是频率合成器的一部分）构成，其基本原理如图12所示参考频率FR通常由晶体振荡器经过分频器产生，鉴相器对参考频率信号FR和VCO振荡频率分频得到的频率信号FO进行相位比较，只要FR和FO不是同频同相，鉴相器就会有信号VD输出，VD经过环路滤波器滤波以后得到直流的平均值VC，控制压控振荡器的输出频率FO，其中，FONFO。VC会使得FO频率和相位朝着更接近于FR的频率和相位的方向变化，如此反复循环，最终导致FO与FR同频同相，VC稳定下来，VCO输出稳定的频率FO，达到锁定。图12锁相环路频率合成法原理若锁相环路已经锁定，改变N，则导致ROFF，环路重新进行鉴频鉴相，经过一段时间后，环路再次进入锁定状态，频率合成器完成从一个频率到另一频率的转换过程，此时频率合成器输出一个新的稳定频率，因此要合成一个新的频率，只需要改变N即可。只要环路设计恰当，该环路就可以输出稳定的、接近于参考频率源精度和纯度的频率，这就是锁相环频率合成器的原理。锁相环路合成法具有体积小，易于集成，良好的窄带跟踪滤波特性和抗寄生干扰能力等优点，因此在工程技术中得到了迅速发展和广泛应用，是目前频率合成的主流技术，但传统的锁相环路合成技术仍然存在着一个很大的缺点，就是频率转换速度不快（数十至数百US数量级），这对于当代无线通信特别是快速跳频扩频通信来说，是一道难题。2快速锁定射频锁相环频率合成器研究113直接数字频率合成（DDFS）图13直接数字频率合成法原理为了取得更快的频率转换速度，随着数字技术的发展，人们又重新回到了直接合成法，出现了直接数字频率合成方法（DDFS）4,5。DDFS的基本原理如图13所示。相位累加器ADDER和寄存器REGISTER组成正弦表ROM的地址计数器，相位累加器的N位输入称为频率字K。寄存器每接收一个时钟CP，它所存的数就增加一个频率字代表的，通过查ROM表得出对应此相位值的正弦波幅度值，当累加器溢出时，下一周正弦取样又重新开始。例如，当K取最小值K1时，由于K是N位的，则一个正弦周期的2相角被分成等分，即N2N22，当取样周期为TCP时，输出信号的周期为NCPCPOUTTTT22，图13中对应的输出频率是NROFF2，如果1K，则输出频率，因此，改变时钟频率FR和频率字K都可以改变输出信号频率。DDFS输出的频率分辨率由相位累加器的位数N决定，只要N足够大，DDS的频率分辨率就足够高。DDFS输出的最低频率是当K1时，RNOFKF2/NROFF2，最高频率根据奈奎斯特取样定理，可达2ROFF。由于DDFS主要通过简单的加法、查表等数字信号处理得到所需信号，频率合成的速度就是器件的工作速度，因而转换速度极快（NS数量级）。尽管1971年TIERNEY就第一次提出了DDS的概念，但DDS的大发展及产品化是九十年代以来的事情。由于DDS具有超宽的相对带宽，超高频率转换速度，超细的分辨率以及可编程、全数字化便于集成等优越性能，得到了飞速的发展和广泛的应用，主要应用在数字调幅、调频、调相中。DDFS的主要缺点是毛刺（杂散）多、功耗大、输出频率范围不宽、输出频率低，输出频率的理论值最大仅为参考时钟频率的1/2，实际应用中，至少都取1/4以下。由于这些难以克服的缺点，在射频通信中，还是得采用PLLFS。3中国科学院博士论文为拓宽频率合成器输出信号的频率范围，将直接数字频率合成器（DDFS）与传统的锁相频率合成器（PLLFS）结合起来，组成DDFS/PLLFS混合频率合成器。以DDFS驱动PLLFS方式的混合频率合成器，利用DDFS较小的频率步进来保证较小的输出频率间隔，而用PLLFS的宽频带特性来保证较宽的频率覆盖范围。其工作原理如图14所示。由于这种DDFS/PLLFS混合频率合成器在原理上没有创新，而且应用领域很小，我们不把它当作一种独立的频率合成方法。图14DDFS/PLLFS混合频率合成法12锁相环频率合成器在无线通信领域中的应用锁相环频率合成器在现代通信和和信息处理系统中扮演着最为关键的角色，其应用非常广泛620。在射频与模拟电子系统中，它作为无线发射接收机的本地振荡器，在接收链路上实现射频信号的下变频、在发射链路上实现基带信号的上变频。在数字电子系统中，1作为时钟产生与同步信号控制寄存器数据的存取，应用在微处理器、数字信号处理器和直接存取存贮器以及网络路由器与开关器中；2作为时钟与数据恢复信号，应用在光纤信号收发机、局域网收发机、光驱信道读写器中；3作为调制解调的信号，应用在非相干调制解调器中。本文着重论述在射频无线通信系统收发机（TRANSCEIVER）中锁相环频率合成器的设计。现代无线通信系统非常复杂，但我们按其功能模块组成，划分为两个部分，射频部分和基带部分，如图15所示。其中基带部分是数字电路，完成数字信号的编码解码、加密解密、调制解调、多址接入等数字信号处理功能。射频部分是模拟电路，完成信号的数模转换、发送、接收等功能。尽管射频部分从晶体管数量来看，只占很小的一部分，但由于它要在恶劣的信道环境中接收微弱的信号和发射足够功率的信号，对射频电路的各项性能指标的要求极为苛刻，因此射频部分的设计是及其困难的和重要的，它是无线通信电路设计的瓶颈。4快速锁定射频锁相环频率合成器研究图15无线通信系统的电路结构组成无线通信收发机包括接收机（RECEIVER）和发送机（TRANSMITTER）两部分。我们先来看看射频收发机的结构，如图16所示。虚线框所示为接收机部分，这是一种超外差结构的接收机方案（SUPERHETERODYNERECEIVER），它包括带通滤波器、低噪声放大器（LNA）、镜像抑制滤波器、混频器（MIXER）、频率合成器、可编程增益放大器（PGA），中频滤波器，数模转换器（ADC）、低通滤波器（LPF）等，它具有性能好、低功耗、没有直流偏差等特点，但是存在最大的缺点是镜像干扰问题。为了克服镜像干扰问题，特别是为了简化设计、节约成本，现在的无线通信接收机越来越多地采用直接下变频接收方案（DIRECTCONVERSIONRECEIVER），或者叫做零中频方案（ZEROIFRECEIVER），其原理图如图17所示。图16超外差收发机方案5中国科学院博士论文图17直接变频接收机方案本文要论述的就是如图16和图17中频率合成器的设计，它在无线通信中用作本地振荡（LO，LOCALOSCILLATOR），它与接收到（或用于发射）的射频信号混频，对频率实现平移和信道选择，变成基带信号（或把基带信号变成可以发送的射频信号）。尽管频率合成器在射频部分中只是一小部分，然而它是最重要的一部分，它的性能指标对无线通信收发机的选择性、灵敏度、信噪比、数据速率等关键性能指标有着极大的影响。13本文的研究意义如前面所述，锁相环频率合成器（PLLFS）在现代通信和和信息处理中扮演着最为关键的角色。它不仅作为射频通信系统发送接收机的本地振荡源和数字信号处理器的时钟源而无处不在，而且是它的性能指标在系统性能指标中起着决定性的作用。目前，在无线和移动通信应用中，随着数据传输速度的提高，射频发射接收机的本振频率合成器的锁定时间愈来愈成为设计的关键指标。锁定时间愈短，则频率转换（跳频）速度愈快，则数据传输速度愈快，而更快地传输数据始终是现代通信追求的目标。要得到高精度、低相位噪声的本振频率，必须采用锁相频率合成的方法，但锁相频率合成法是一个相位负反馈系统，有着固有的循环往复的反馈过程，锁定时间较长，而且，锁定时间和相位噪声对环路带宽的要求是相互矛盾的要加快锁定速度缩短锁定时间，锁相环路的带宽要求越宽越好；要降低相位噪声和毛刺，则要求环路带宽越窄越好。现代无线通信对这两方面性能要求都极为苛刻，在保证相位噪声条件满足的情况下，跳频速度越快，则数据传输速度越快。另外，在第三代跳频扩频通信应用中，频率合成器率跳频速度越快，越有利于抗多径衰落以及避免干扰，越有利于提高数据通信质量；在军事跳6快速锁定射频锁相环频率合成器研究频通信领域中，跳频速度越快，通信频率越难以跟踪，越有利于提高数据通信安全。因而，本文对于快速锁相环频率合成器的研究，有着非常重大的意义和广阔的应用前景。本文的目的就是要解决频率合成器相位噪声与锁定速度相互制约的矛盾，通过独特的压控振荡器设计，采用数字直接预置频率的方法，使它既具有与直接数字频率合成相比拟的高速度，又具有锁相环频率合成的高纯度，满足无线通信对锁定速度和相位噪声的要求。同时我们还要解决温度和工艺误差的影响，使它在国民经济中具有广泛的实用价值。14本文的组织结构本文在第一章给出了频率合成器的定义，按历史发展顺序介绍了频率合成器的种类及其原理，指出了频率合成器在无线通信领域中的应用和本文的研究意义。本文第二章介绍了频率合成器的评价指标体系，包括频率范围和中心频率，频率间隔，相位噪声和时序抖动，毛刺，锁定时间，功耗、面积和集成度，分析了锁相环频率合成器为什么会产生相位噪声和毛刺。第三章阐述了锁相环频率合成器的稳态过程和瞬态过程。分析了锁相环频率合成器的线性模型和相位噪声模型，推导了锁定时间的数学表达式，揭示了锁相环环路带宽抑制VCO噪声与抑制其它部件噪声的矛盾，以及抑制相位噪声/毛刺与加快锁定速度的矛盾。从锁相环系统的角度给出了环路滤波器的设计。第四章在综述了各种加快锁定速度方法的基础上，提出了数字直接频率预置的锁相环频率合成器，阐述了它的工作原理。第五章提出了新型的数模混合信号环路压控振荡器和LC压控振荡器，阐述了它们的结构和工作原理，分析了它们的相位噪声，给出了它们的电路设计、版图设计和仿真结果。第六章论述了锁相环频率合成器的鉴频鉴相器、电荷泵、程序分频器的设计和仿真结果。第七章给出了锁相环频率合成器系统设计和仿真，以及测试结果。第八章总结了本文的研究工作。7中国科学院博士论文参考文献1ROLANDEBEST,PHASELOCKEDLOOPSDESIGN,SIMULATION,ANDAPPLICATIONS,FIFTHEDITION,MCGRAWHILL,NEWYORK,20032BEHARDRAZAVI,RFMICROELECTRONICS（中文影印版）,清华大学出版社，北京，20033FMGARDNER,“CHARGEPUMPPHASELOCKEDLOOPS,”IEEETRANSCOMMUNICATIONS,VOL28,PP18491858,19804陈邦媛射频通信电路科学出版社,北京，20035ELEE,DMESSERSCHMITT,DIGITALCOMMUNICATIONS,KLUWERACADEMICPUBLISHERS,19886TLEE,KDONNELLY,ETAL,“A25VCMOSDELAYLOCKEDLOOPFORAN18MBIT,500MEGABYTE/SDRAM”,IEEEJOURNALOFSOLIDSTATECIRCUITS,VOL29,NO12,PP14911496,DECEMBER19947MHOROWITZETAL,“PLLDESIGNFORA500MB/SINTERFACE,”ISSCCDIGESTOFTECHNICALPAPERS,PP160161,FEB19938DJEONG,GBORRIELLO,DHODGES,RKATZ,“DESIGNOFPLLBASEDCLOCKGENERATIONCIRCUITS”IEEEJOURNALOFSOLIDSTATECIRCUITS,VOL22,NO2,PP25561,APRIL19879IYOUNG,JGREASON,JSMITH,KWONG,“APLLCLOCKGENERATORWITH5TO110MHZLOCKRANGEFORMICROPROCESSORS,”IEEEJOURNALOFSOLIDSTATECIRCUITS,VOL27,NO11,PP1599607,NOV199210IYOUNG,MMAR,BBHUSHAN,“A035UMCMOS3880MHZPLLN/2CLOCKMULTIPLIERANDDISTRIBUTIONNETWORKWITHLOWJITTERFORMICROPROCESSORS”,ISSCCDIGESTOFTECHNICALPAPERS,PP330331,FEB199711UROHDE,DIGITALPLLFREQUENCYSYNTHESIZERS,PRENTICEHALL,ENGLEWOODCLIFFS,NJ198312ULROHDE,TTNBUCHER,COMMUNICATIONSRECEIVERSPRINCIPLESANDDESIGN,MCGRAWHILLINC,USA,198813PRGRAY,RGMEYER,“FUTUREDIRECTIONSINSILICONICSFORRFPERSONALCOMMUNICATIONS,”IEEECUSTOMINTEGRATEDCIRCUITSCONFERENCEPROCEEDINGS,PP8390,MAY199514JRAPELI,“ICSOLUTIONSFORMOBILETELEPHONES”,BOOKCHAPTERINDESIGNOFVLSICIRCUITSFORTELECOMMUNICATIONSANDSIGNALPROCESSING,KLUWER,JUNE199315TSTETZLER,IPOST,JHAVENS,MKOYAMA,“A2745VSINGLECHIPGSMTRANSCEIVERRFINTEGRATEDCIRCUIT,”IEEEJOURNALOFSOLIDSTATECIRCUITS,VOL30,NO12,PP14219,DEC19958快速锁定射频锁相环频率合成器研究16TKWAN,RADAMS,RLIBERT,“ASTEREOMULTIBITSIGMADELTADACWITHASYNCHRONOUSMASTERCLOCKINTERFACE”,IEEEJOURNALOFSOLIDSTATECIRCUITS,VOL31,NO12,PP18817,DEC199617BTHOMPSON,HSLEE,LDEVITO,“A300MHZBICMOSSERIALDATATRANSCEIVER”,IEEEJOURNALOFSOLIDSTATECIRCUITS,VOL29,NO3,PP185192,MARCH199418LANDERSSON,BRUDBERG,TLEWIN,ETAL,“SILICONBIPOLARCHIPSETFORSONET/SDH10GB/SFIBEROPTICCOMMUNICATIONLINKS”,IEEEJOURNALOFSOLIDSTATECIRCUITS,VOL30,NO3,PP21018,MARCH199519JMCNEILL,RCROUGHWELL,LDEVITO,AGASINOV,“A150MW,155MHZPHASELOCKEDLOOPWITHLOWJITTERVCO”,PROCEEDINGSOFIEEEINTERNATIONALSYMPOSIUMONCIRCUITSANDSYSTEM,ISCAS94,PP4952,VOL3,JUNE199420SKIRIAKI,TVISWANATHAN,ETAL,“A160MHZANALOGEQUALIZERFORMAGNETICDISKREADCHANNELS”,IEEEJOURNALOFSOLIDSTATECIRCUITS,VOL32,PP183950,NOV19979中国科学院博士论文第二章锁相环频率合成器的评价指标体系要设计一个好的锁相环频率合成器，首先来看衡量一个锁相环频率合成器好坏的指标要求。典型的频率合成器输出频谱如图21所示1，它能反映的技术指标有中心频率、相位噪声、毛刺等，还有一些不能在频谱中反映的指标，如频率范围、锁定时间、功耗等。图21典型的频率合成器输出频谱21频率范围和中心频率频率范围是指频率合成器输出的最低频率FOMIN与最高频率FOMAX之间的变化范围。锁相环频率合成器总的输出频率范围取决于压控振荡器能输出的频率范围。当我们谈到频率合成器或压控振荡器的频率是900MHZ、18GHZ、24GHZ时，指的就是中心频率，中心频率并非正好就是频率范围的中点，只是我们习惯如上说法而已。输出频率的中心频率和频率范围由压控振荡器的具体结构和参数所决定，中心频率越高，其频率范围也越大。在CMOS射频集成电路中，环路压控振荡器的频率范围比LC压控振荡器的频率范围大，分别约为300600MHZ和200400MHZ。由于特定通信频段总是一段频率范围，因此在频率合成器的设计中，较宽的频率范围，有利于覆盖工艺及温度引起的频率范围误差，使得频率合成器输出频率仍能涵盖所需要的通信频段范围。10快速锁定射频锁相环频率合成器研究22频率间隔频率合成器输出信号的频率间隔指两个相邻频率之间的间隔，亦称频率合成器的分辨率，最小可达1HZ以下。在无线通信领域中，频率合成器的频率间隔由信道宽度所决定，例如，在GSM系统中为200KHZ；在美国IS95移动电话系统中为30KHZ；在蓝牙通信标准中为1MHZ，等等。在图12所示的整数分频的锁相环频率合成器原中，由于FONFR，N为整数，因此参考频率FR既是频率间隔，又是信道宽度。为了加快锁定速度，我们需要提高参考频率，但又要保持信道宽度不变，因此需要分数（即N为分数）分频的锁相环频率合成器（FRACTIONALNPLLSYNTHESIZER），这将在后面讨论。23频率的准确度和稳定度频率准确度是指振荡器实际振荡频率对其标称频率的相对偏离。频率稳定度是指一定时间间隔内，频率准确度的变化。频率稳定度分长期稳定度和短期稳定度两种，长期稳定度是指振荡器元件老化或某些元件参数的缓慢变化以及外界环境（温度、电源电压、磁场、负载等）的变化引起的频率波动。频率合成器输出频率的长期稳定度和准确度直接取决于内部（或外部）标准频率源的稳定度和准确度，标准频率源通常用晶体振荡器来提供，室温下晶体振荡器的稳定度一般为F/FO106/月。短期稳定度指以秒以下的时间来计算的频率起伏，主要是各种起伏噪声，研究短期频率稳定度就是研究下面所论述的相位噪声。24相位噪声和时序抖动241相位噪声相位噪声（PHASENOISE）是锁相环频率合成器的最重要指标。相位噪声是由构成环路的各个有源或无源部件的热噪声和1/F噪声引起的。在锁相环频率合成器中，相位噪声是由压控振荡器本身引起的，或者由其它部件通过对压控振荡器的调制作用产生的，因此我们首先来讨论压控振荡器的相位噪声。理想的压控振荡器输出信号为TFATVC2COS，其频率在时域上表现为单一的直线，如图22（A）所示；在频域上表现为为单一的频谱，如图23（A）所示。但由于器件内部或外部热噪声，这些噪声信号通过振荡器这个非线性系统时，对它的幅度和相位都可能进行调制，输出一个调幅调相波2COS1TTFTAATVO（21）式中为幅度调制，TAT为相位调制，即相位噪声。由于振荡器的正反馈自限11中国科学院博士论文幅作用，抑制了振幅噪声，所以一般不考虑振幅噪声。由于频率是相位的微分，对正弦信号而言，相位噪声在时域上表现为振荡频率在一平均值上随机起伏，如图22（B）所示。对于一个可用的振荡源，其相位噪声T很小，式（21）可化简为TFTATFATFTATTFATVOOOO2SIN2COS2SINSINCOS2COS（22）式中第一项为载波电压，第二项可视为载波信号受到相位噪声调制的双边带信号，在频域上表现为一条载波频谱和被搬迁到载波两边的相位噪声的叠加，如图23（B）所示。图22压控振荡器输出频率的时域图图23压控振荡器输出频率的频域图相位噪声的大小用单边带相位噪声表示。单边带相位噪声指偏离载频一定量处，单位频带内噪声功率POFFSSB相对于平均载波功率PO的分贝数，即OSSBPPFSLOG10（23）12快速锁定射频锁相环频率合成器研究相位噪声的为DBC/HZ。如图23（B）所示，假如载波频率为，我们测得载波的平均功率为10DBM，在偏离载波频率1MHZ处测得带宽为1KHZ内的噪声功率为100DBM，则相位噪声表示为100DBM10DBM30DBM120DBC/HZ1MHZ。DBC表示相对于载波功率的大小，30DBM是因为测得的噪声功率是1KHZ内的噪声功率，1MHZ表示偏离载波频率1MHZ处。MHZFO900由于相位噪声导致载频信号的频谱不纯，为了避免载频信号对邻道信号的干扰，不同的通信系统对锁相环的相位噪声有不同的规定，各种标准对锁相环频率合成器的相位噪声指标要求见表212,3。减小相位噪声的最有效办法是提高振荡器选频回路的Q值，同时减小非线性器件的作用，避免幅度噪声向相位噪声的转换4。在MOS场效应晶体管中还有一种影响比较大的噪声，叫作闪烁噪声（FLICKERNOISE），它主要来源于MOS管的氧化膜与硅接触面的缺陷或其它原因，其功率谱密度与频率的倒数成正比FWLCKSOXV1，所以又称F1噪声，它主要集中在低频段。LCVCO的闪烁噪声的功率谱特征具有如图24（A1、B1）的形式在偏离零频率CORNERFF20时，13中国科学院博士论文22112111203202202QFFFQFFPKTFQFFFFPKTFSCOENEROCORNEROOUT（28）其单边带相位噪声图像如图24（A3）所示，从图中看出，相位噪声分三段，31F区，21F区、01F区。（2）如图24（B2）所示，当Q较高使得CORNERLOWFQF时（注意COJH总是负数），环路才是稳定的。考虑到在锁相环设计中的工艺误差和温度对环路参数带来的误差，在锁相环设计中，一般我们取，007045时，噪声底的相位噪声被抑制。噪声底最主要的是鉴相器的噪声，由于参考频率（鉴相频率）越高，鉴相器的噪声也越高，若参考频率提高N倍，鉴相器噪声将恶化10LOG（N）倍，所以最终噪声底的相位噪声实际上是被放大了10LOG（N）倍。因此，在相同鉴相频率下的噪声底，是衡量锁相环带内噪声好坏的重要指标，一般商用的锁相环，都会给出这个指标。|SHSHO图39非VCO噪声源的传递函数图310VCO噪声源的传递函数（326）式中第二项为VCO噪声经锁相环路后的输出相位噪声，其传递函数如图310所示，当C（带外，OUTOFBAND）时,1|1|SH（0DB），此时锁相环路VCO的噪声几乎没有抑制作用，锁相环的输出噪声就是VCO的31中国科学院博士论文噪声（前面已提到，其它噪声源的噪声却在C时被抑制）。而在CCC下得到的。同样地，令232321212222111|0CCCCCCCDD（348）再假设312，得1312CC（349）相位裕度（350）TANTANTAN1803111210CCC假设1C和3C都很小，则有1111TANTANCCC3313TANTANCCC把式（349）代入（350）得1TANSEC311TC（351）其中1331T为两个极点的比值，它也是一个可以人为指定的数值，范围可以从0到1，一般指定为08较佳。我们同样可以从环路带宽的定义中21222221211|1CCCVCODCOCCNKKJH得到37中国科学院博士论文1112322122222CCCCVCODTOTNKKC（351）最后TOTCC121（352）131051CC（353）312CCCCTOT（354）222CR（355）233CR（356）其中C3可以较自由的给定，但至少要小于C1/5才能满足环路的稳定性。C3取得较大会有两个好处一是后面的VCO有一定的输入电容，取值较大会使寄生影响减小；二是C3取值大可以减小R3，使得热噪声减小。以上是做了近似的手工计算，更详细的解需要用数值方法才能解。38快速锁定射频锁相环频率合成器研究参考文献1ROLANDBBEST,PHASELOCKEDLOOPSDESIGNSIMULATIONANDAPPLICATIONS,FIFTHEDITION,MCGRAWHILL,20032DBANERJEE,“PLLPERFORMANCE,SIMULATION,ANDDESIGN,“HTTP/WWWNATIONALCOM,2NDEDITION,20013FGARDNER,“CHARGEPUMPPHASELOCKLOOPS,“IEEETRANSCOMMUNICATIONS,VOL28,PP18491858,NOV19804JHEINANDJSCOTT,“ZDOMAINMODELFORDISCRETETIMEPLLS,“IEEETRANSCIRCUITSSYSTEMSVOL35,PP13931400,NOV19885MPAEMEL,“ANALYSISOFACHARGEPUMPPLLANEWMODEL,“IEEETRANSCOMMUNICATIONS,VOL42,PP24902498,JULY199439中国科学院博士论文第四章直接预置的锁相环频率合成器在第三章我们对电荷泵锁相环路的瞬态和稳态过程作了分析，我们得到的结论是相位噪声及毛刺与锁定时间对环路带宽的要求总是相互矛盾的。典型的电荷泵锁相环的瞬态过程是一个阻尼振荡过程，要加快锁定速度，就要增大环路带宽；但从电荷泵锁相环的稳态分析来看，要抑制相位噪声和毛刺，就要减小环路带宽。然而现代无线通信系统对锁定时间和相位噪声及毛刺都有着极为苛刻的要求，这可以从表21中看出。一般的锁相环很难同时满足这两方面的要求，特别是对锁定时间的要求，因此人们提出了很多很多的方法来加快锁定速度，归纳起来主要有动态环路带宽法、分数分频法、前馈预置法等几种类型。41加快锁定速度的方法411动态环路带宽法从式（318）可以看到，CLF70LN2T（41）即环路带宽与锁定时间成反比，我们可以通过增大环路带宽来减小锁定时间，但环路带宽不能无限增大，因为它还要受到相位噪声和毛刺的限制。但是我们注意到，锁定过程对于通信系统来说，纯粹是毫无用处的浪费时间的过程，因此，我们可以动态地分配环路带宽在锁定过程中，增大环路带宽，以此来加快锁定速度；当接近锁定时，减小环路带宽，来达到低噪声、低毛刺的目的。在三阶锁相环中，根据近似公式（334）式，NRKICCCNRKIVCOPVCOPC22122（42）改变电荷泵冲放电电流或者环路滤波器电阻，均可改变环路带宽（和是不能随便改变的），达到提高环路带宽从而减小锁定时间的目的。但如果我们只改变使它增大2倍，结果环路带宽增大2倍，从式（330）来看，环路的极点和零点没有受到影响，这会导致极点和零点相对于环路带宽频率点的位置发生改变，从而影响环路的稳定性。因此，通常的做法是，把提高4倍，提高两倍，结果环路带宽提高了两倍，而且零点、极点也提高了两倍，零点、极点相对于环路带宽频率点位置没有变，从而不影响环路的稳定性。PI2RVCOKNPIPI2R40快速锁定射频锁相环频率合成器研究图41动态环路带宽法加快锁定速度如图41所示，动态环路带宽法简单易行，只要增加少数元件、改变少许电路，因而是一种低成本实现快速锁定而不影响相位噪声的方法。动态环路带宽法的具体实现有很多种方法112,其中主要是自适应环路带宽的方法，如文献7采用数字鉴频器切换带宽，文献8采用辅助鉴相器，文献9采用双环路滤波器，文献10和11甚至参考频率也可以切换。然而，动态环路带宽法存在如下几个问题。首先，当锁相环快要锁定、环路带宽切换的时候，由于切换开关的寄生电容及电荷泵的非理想性，会有电流注入到滤波器中，引起频率抖动GLITCH,这个频率的抖动会使得环路花较多时间进行重新锁定，从而增加锁定时间。其次，对于四阶、五阶等高阶锁相环路，通过改变电荷泵冲放电电流IP或者环路滤波器电阻R2，从而改变环路带宽，这样得到的相位裕度对于锁定时间来说，不再是最佳值，因而也给加快锁定时间打上折扣。最后，也是最重要的是，由环路的稳定性决定环路带宽必须小于参考频率的十分之一，而参考频率是由信道宽度所决定的，因而环路带宽提高的程度有限，从而锁定时间的减小受到限制。412分数分频法为了使参考频率不受信道宽度所限制，进一步提高环路带宽，人们提出了分数锁相环频率合成器（FRACTIONALNPLLFS）13，14。在整数分频的锁相环中，FONFR，但如果N为分数，则输出频率的信道宽度不再等于参考频率，因而可以提高参考频率使得环路带宽可以取值更大一些，使得环路带宽不再受到信道宽度的限制。41中国科学院博士论文图42分数锁相环频率合成器分数频率合成器的原理如图42所示。因为分频器是由数字电路构成的，其实分频数是不可能为分数的，但是我们可以控制分频器交替地进行N/N1分频，那么我们就可以得到N1/2分频。这很容易理解我们假设分频前的周期为T，分频后的周期为T，则进行N分频时，TNT；进行N1分频时，TN1T；总的结果就是2TNTN1T2N1T，所以T/TN1/2即进行了N1/2分频。同理，只要先进行M1个N分频，再进行一次N1分频，就可得到N1/M分频。原理上任何分数分频均可类似地得到。注意，两个T的时间长度是不一样的（但它们仍然代表两个周期），这会使原本锁定时FR与FO应该同频同相的状态不断地被破坏，锁相环路则不断地纠正这个误差，导致VCO的控制端有一个周期性的电压波动，从而使VCO的输出频率产生毛刺,这种毛刺叫做分数毛刺（FRACTIONALSPUR）,以区别于前面提到的和参考频率有关的毛刺（REFERENCESPUR）。如果不消除分数毛刺，分数频率合成器毫无实用价值，因此，分数频率合成器的最大挑战，就是如何抑制分数分频带来的毛刺。抑制分数毛刺有很多种方法1518，其中最主要的方法就是调制法。调制器同样也会引入新的噪声，从而影响锁相环的带内和带外噪声指标。/但分数锁相环频率合成器仍然有很多好处。第三章已经提到，带内噪声源的噪声经过锁相环在VCO的输出端被实际放大了约10LOGN倍，由于分数分频使得N比较小，所以带内噪声大为减小，或者说对鉴相器、分频器、参考频率的噪声要求大为放宽。其次，由于分数锁相环使用比较高的参考频率（鉴相频率），使得电荷泵的漏电流等非理想性因素引起的参考频率毛刺大为减小。最后，也是42快速锁定射频锁相环频率合成器研究最重要的是，分数锁相环更适合采用动态环路带宽法，因为这时的参考频率比较高，环路带宽可以取得比较大而仍然保证环路的稳定性。实际上的分数锁相环为了抑制分数毛刺，其稳态时环路带宽仍然很窄，只有结合使用动态环路带宽法，才能减小锁定时间。由于分数分频带来的毛刺很难抑制，分数锁相环的环路带宽必须取得很窄，因此分数锁相环必须结合动态环路带宽法才有利于加快锁定速度，这要引入调制电路和动态环路带宽电路，这些电路大大增加了系统的复杂程度，增加了芯片面积，增加了功耗和成本，还增加了系统的噪声，现代的无线通信系统越来越追求低功耗、低成本，因此只要整数分频锁相环能满足指标要求，就尽量避免使用分数锁相环。/413前馈补偿法锁相环频率合成器总是一个不断反馈循环的过程，为了加快锁定时间，人们还提出了前馈补偿法1921，如图43所示。我们从式（41）中可以直观地看到，在给定频率误差和环路带宽C的条件下，如果减小频率跳变也叫起始频差,INITIALFREQUENCYERRORF，就可以减小锁定时间。频跳的大小是由通信系统决定的，无法改变，但是我们可以采用前馈补偿的方法把变小，从而加快锁定速度。应用前馈补偿法的前提是在频率合成中，我们事先知道下一个将要合成的频率是多少，那么我们可以在控制分频数N跳变的同时，预先调节VCO的频率使它达到想要的频率，从而减小环路循环的过程，尽快锁定。由于器件的限制及工艺和温度的误差，我们不可能把VCO的频率预置得绝对准确，但起始的频差还是大大地减小了，所以根据（41）式，锁定时间也会大大减小。F图43前馈补偿法43中国科学院博士论文文献19给出了一种如图43所示的前馈补偿法。数字控制器在给出跳变的分频数N