毕业论文 dds的vhdl语言实现及其高纯谱研究

基于FPGA的DDS正弦波信号源设计内容摘要频率合成技术在现代电子技术中具有重要的地位。在通信、雷达和导航等设备中，它可以作为干扰信号发生器；在测试设备中，可作为标准信号源，因此频率合成器被人们称为许多电子系统的“心脏”。直接数字频率合成（DDSDIGITALDIRECTFREQUENCYSYNTHESIS）技术是一种全新的频率合成方法，是频率合成技术的一次革命。本文主要分析了DDS的基本原理及其输出频谱特点，并采用VHDL语言在FPGA上实现。对于DDS的输出频谱，一个较大的缺点是输出杂散较大。针对这一缺点本文使用了两个方法加以解决。首先是压缩ROM查找表，在相同ROM容量的情况下，压缩后相当于把512点查找表扩展为2048点，过采样的引入提高了DDS输出谱的纯度。其次，采用了相位随机抖动技术，引入了M序列作为DDS采样输出的相位随机抖动，这个方法把原来的均匀查表抽样变成为伪随机非均匀抽样，使得DDS输出谱的杂散分量白化，同样使输出频谱纯度得到提高。本文最后用频谱分析仪做了相关实验测试，在实验上验证了设计思想。关键词DDSFPGAVHDLM序列频谱THEREALIZATIONOFDDSWITHVHDLANDITSHIGHPURESPECTRUMRESEARCHABSTRACT；THEFREQUENCYSYNTHESISTECHNOLOGYHASTHEIMPORTANTSTATUSINTHEMODERNELECTRONICTECHNOLOGYINEQUIPMENTSUCHASCORRESPONDENCE,RADARANDNAVIGATION,ITMAYWORKASTHEUNWANTEDSIGNALGENERATORINTHETESTFACILITY,MAYWORKASTHESTANDARDSIGNALSOURCE,THEREFORETHEFREQUENCYSYNTHESIZERISCALLEDBYTHEPEOPLEAS“THEHEART“OFMANYELECTRONICSYSTEMSDDSDIGITALDIRECTFREQUENCYSYNTHESISTECHNOLOGYISONEBRANDNEWFREQUENCYSYNTHETICMETHOD,ISAFREQUENCYSYNTHESISTECHNOLOGYREVOLUTIONTHISPAPERANALYZESTHEBASICPRINCIPLEOFDDSANDITSOUTPUTFREQUENCYSPECTRUMCHARACTERISTIC,ANDREALIZESITWITHVHDLLANGUAGEONFPGAINREGARDTOTHEOUTPUTFREQUENCYSPECTRUMOFDDS,ASHORTCOMINGISTHEOUTPUTSPURIOUSISBIGGERINVIEWOFTHISSHORTCOMINGTHISARTICLEUSESTWOMETHODSTOSOLVEFIRSTCOMPRESSTHEROMSEARCHTABLE,INTHESAMECAPACITYOFROM,ITISEQUALTOEXPAND512SEARCHESTABLESTO2,048AFTERTHECOMPRESSION,THEINTRODUCTIONOFOVERSAMPLINGENHANCETHESPECTRUMPURITYOFDDSOUTPUTTHENUTILIZETHEPHASERANDOMDITHERTECHNOLOGY,USETHEMSEQUENCEASTHEPHASERANDOMDITHEROFTHEDDSSAMPLINGOUTPUTTHISMETHODCAUSESEVENLYLOOKUPTABLESAMPLINGTURNTOFORPSEUDORANDOMNONEVENSAMPLING,ITMAKETHEOUTPUTSPURIOUSCOMPONENTOFDDSCHANGETOWHITENOISE,SIMILARLYENHANCEPURITYOFTHEOUTPUTFREQUENCYSPECTRUMTOTHISARTICLEFINALLYUSEDTHESPECTRUMANALYZERTODOTHECORRELATIONEXPERIMENTTEST,HASCONFIRMEDTHEDESIGNTHOUGHTATTHEEXPERIMENTKEYWORDSDIGITALDIRECTFREQUENCYSYNTHESISFPGAVHDLMSEQUENCESPECTRUM目录一、频率合成技术概述及DDS性能特点4（一）频率合成技术概述4（二）DDS特点5二、DDS基本原理6（一）波形存储器基本原理6（二）DDS基本原理6（三）DDS设计中的参数选择8（四）小结8三、DDS的VHDL语言实现9（一）EDA技术与VHDL语言9（二）DDS的FPGA实现方法10（三）开发平台10（四）基本DDS的VHDL实现与仿真10四、提高输出频谱纯度的方法与实验验证14（一）DDS的频谱纯度提高方法简述14（二）相位随机抖动原理与VHDL实现15（三）频谱纯度提高的实验验证20五、程序下载及硬件调试20（一）FPGA的配置和下载20（二）调试与程序固化21六、结束语21七、致谢22参考文献22附录23（一）各组成模块的VHDL程序23基于FPGA的DDS正弦波信号源设计一、频率合成技术概述及DDS性能特点（一）频率合成技术概述频率合成是指由一个或多个频率稳定度和精确度很高的参考信号源通过频率域的线形运算，产生具有同样稳定度和精确度的大量离散频率的过程。实现频率合成的电路叫频率合成器，频率合成器是现代电子系统的重要组成部分。它在很多领域都有很广泛的应用。如在通信、雷达、导航、遥控摇测、电子对抗、以及现代化的仪器仪表的领域，都可以看到频率合成器的身影，由于它应用领域的广泛，所以人们对它进行了深入的研究。到现在为止，已经发展到了第三代频率合成技术。随着电子技术的不断发展，对频率合成器的要求越来越高，频率合成器的主要性能指标有1输出频率范围频率范围是指频率合成器输出最低频率和输出最高频率之间的变化范围，它包含中心频率和带宽两个方面的含义。2频率稳定度频率稳定度是指在规定时间间隔内，频率合成器输出频率偏离标定值的数值，它分长期，短期和瞬间稳定度三种。3频率间隔频率间隔是指两个输出频率的最小间隔，也称频率分辨率。4频率转换时间频率转化时间是指输出由一个频率转换到另一个频率的时间。5频率纯度频率纯度以杂散分量和相位噪声来衡量。杂散又称寄生信号，分为谐波分量和非谐波分量两种。主要由频率合成过程中的非线形失真产生；相位噪声是衡量输出信号抖动大小的参数。6调制性能调制性能是指频率合成器的输出是否具有调幅、调频、调相等功能。频率合成器的实现方法有三种直接模拟频率合成、间接频率合成和直接数字频率合成。直接模拟频率合成技术是一种早期的频率合成技术，它用一个或几个参考频率源经谐波发生器变成一系列谐波，再经混频、分频、倍频和滤波等处理产生大量的离散频率。这种方法的优点是频率转换时间短、相位噪声低，但是由于采用大量的混频、分频、倍频和滤波等途径，使频率合成器的体积大，成本高，结构复杂，容易产生杂散分量，且难于抑制。间接频率合成技术又称锁相式频率合成，它是利用锁相技术实现频率的加、减、乘、除。其优点是由于锁相环路相当于一个窄带跟踪滤波器，因此能很好地选择所需频率的信号，抑制杂散分量，且避免了大量使用滤波器，十分有利于集成化和小型化。此外，一个设计良好的压控振荡器具有高的短期频率稳定性，而标准频率源具有高的长期频率稳定度，锁相式频率合成器把这两者结合在一起，使其合成信号的长期频率稳定度和短期频率稳定度都很高。但锁相式频率合成器的频率转换时间较长，单环频率合成器的频率间隔不可能做得很小。直接数字频率合成（DDSDIGITALDIRECTFREQUENCYSYNTHESIS）技术是一种全新的频率合成方法，是频率合成技术的一次革命。这种技术首先由美国学者JTIERNY，CMRADER和BGOLD三人于1971年首次提出，但限于当时的技术和工艺水平，DDS技术仅仅在理论上进行了一些探讨，而没有应用到实际中去。随着微电子技术的迅速发展，直接数字频率合成（DDSDIGITALDIRECTFREQUENCYSYNTHESIS）得到了飞速发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。（二）DDS特点DDS是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。DDS在相对带宽、频率转换时间、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。它的一些优点如下1输出频率相对带宽较宽输出频率带宽为50（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40。2频率转换时间短DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率转换时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。3频率分辨率极高若时钟的频率不变，DDS的频率分辨率就是由相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1HZ数量级，许多小于1MHZ甚至更小。4相位变化连续改变DDS输出频率，实际上改变的是每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。5输出波形的灵活性只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。6其他优点由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。DDS也有局限性，主要表现在1输出频带范围有限由于DDS内部DAC和波形存储器（ROM）的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS芯片，工作频率一般在几十MHZ至400MHZ左右。采用GAAS工艺的DDS芯片工作频率可达2GHZ左右。2输出杂散大由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。二、DDS基本原理（一）波形存储器基本原理波形存储器（ROM）地址译码100000000110000011111111111000000000000000111可寻址空间2N在2个单元内存储N一个周期的波形图1ROM内部存取数原理DDS采用的是全数字结构，它将用一定的算法预先把以时钟频率对正弦信号进行抽样得到的值放存储器中。这里以ROM为例。如果ROM有N条地址线，则这个存储器的存储空间为2。存储器中的数据与波形的关系如图1所示。假如在2个存储单元内存放了一个周期的N正弦波形数据，则每个单元内的数据就表示正弦值的大小，这种存储器称为波形数据存储器。如果重复地从02L单元读出波形数据存储器中的数据，在波形数据存储器的输出端就会N得到周期的正弦序列。此时得到的数据是抽样量化后的正弦信号。如果将周期的正弦序列输入到D/A转换器，则会在D/A转换器的输出端得到连续的正弦电压或电流。输出序列的周期是由时钟周期来确定的。设时钟周期为T，且ROM的地址长度为2，则输出信号的周期为CLKNT2T。这说明输出信号的周期与时钟周期成正比，时钟频率越高，读取信号一个周OUTNCLK期时间越短，信号频率越高。（二）DDS基本原理对于正弦信号发生器，它的输出可以用下式来描述SASINTASIN2FT（1）OUTOUT其中S是指该信号发生器的输出信号波形，F是指输出信号对应的频率。上式的表达对OUTOUT于时间T是连续的，为了用数字逻辑式实现该表达式，必须进行离散化处理，用基准时钟CLK进行抽样，令正弦信号的相位2FT（2）OU在一个CLK周期T,相位的变化量为CLK2FT（3）OUTCLKLOUTF2其中F是指CLK的频率对于2可以理解为“满”相位，为了对进行数字量化，把CLK2切割成2份，由此每个CLK周期的相位增量用量化值B来描述NB2,且B为整数。与式（3）联立。可得CLKOUTNF2B2（4）CLKOUTF显然，信号发生器的输出可能为SASINASINBBOUT1KN21KAFBB（5）SIN1K其中指前一个CLK周期的相位值，同样得出1KB2（6）1K2N由上面的推导，可以看出，只要对相位的量化增量进行简单的累加运算，就可以得到正弦信号的当前值，而用于累加的相位增量量化值B决定了信号的输出频率F，并呈现简单OUT的线形关系。直接数字合成器DDS就是根据上述原理而设计的数字控制频率合成器。频率控制字相位累加器正弦查表（ROM）D/A参考时钟源图2基本DDS结构如图2所示的是一个基本的DDS结构，主要由相位累加器、同步寄存器、正弦ROM查找表、D/A构成。相位累加器是整个DDS的核心，在这里完成上文原理推导中的相位累加功能。相位累加器由N位加法器与N位累加寄存器级联构成。相位累加器的输入是相位增量B，又由于B与输出频率F是简单的线形关系B2。相位累加器的输入即相位增OUTNCLKOUTF量又可以称为频率控制字，用K来表示。每来一个时钟脉冲F，加法器将频率字K与累加L寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的输出频率就是DDS输出的信号频率。K的大小控制了地址加法器输出的递增速率。在此设计中，把K设计成可变值，增加了频率控制的灵活性。其中，K的最小为1，最大为511。在时钟频率F不CLK变的情况下，K的大小控制了D8D0从最小到最大变化所用的时间。K大，每次运算的结果较前一次的数据增长就大，因而地址数据循环一周所需时间就短，这意味着D/A转换器输出的波形频率就高。反之则相反。用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。（三）DDS设计中的参数选择一般而论，DDS的组成形式如图2所示。图中波形数据存储器的全部数据被读出一次的频率为FK（7）NCLKF2式中F波形数据存储器输出信号的频率；N地址加法器的数据宽度；K频率控制字；F系统的时钟频率；CLK（四）小结综上所述，DDS由以下两次变换实现1从不变量K以时钟F产生量化的相位序列。CLK这个过程一般由一个以F作时钟的N位相位累加器来实现。如图3所示L累加器频率控制字N位寄存器相位量化序列图3产生相位序列的过程2从离散量化的相位序列产生对应的正弦信号的离散幅度序列。这个过程可由对波形ROM的寻址来完成，如图4所示。相位量化序列波形ROM正弦幅度序列图4产生正弦幅度序列的过程把量化的数字波形经D/A转换，再经过低通滤波器就得到频率为F的正弦信号。不变量K被称为相位增量，也叫频率控制字。当K1时，DDS输出最低频率（也即频率分辨率）为，因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS输出频NCLKF2率，只要改变K即可。DDS的最大输出频率由NYQUIST采样定理决定，即为。2CLKF三、DDS的VHDL语言实现（一）EDA技术与VHDL语言1EDA技术现代电子设计的核心是EDA（ELECTRONICDESIGNAUTOMATION）技术。它是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，它吸收了计算机领域的大多数最新研究成果，以高性能的计算机作为工作平台，是20世纪90年代从CADCOMPUTERAIDEDDESIGN,计算机辅助设计、CAMCOMPUTERAIDEDMANUFACTURE，计算机辅助制造、CATCOMPUTERAIDEDTEST，计算机辅助测试和CAECOMPUTERAIDEDENGINEERING，计算机辅助工程的概念发展起来的。EDA工具是以计算机的硬件和软件为基本工作平台，集数据库、图形学、图论与拓扑逻辑、计算数学、优化理论等多学科最新成果研制而成的计算机辅助设计通用软件包。它依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（HARDWAREDESCRIPTIONLANGUAGE）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子硬件电路系统功能。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。EDA技术和可编程逻辑器件给今天的硬件系统设计者提供了强有力的工具，使得电子系统发生了质的变化。传统的“固定功能集成块连线”的设计方法正逐步地退出历史舞台，而基于芯片的设计方法正在成为现代电子系统的主流。2VHDL语言硬件描述语言HDLHARDWAREDESCRIPTIONLANGUAGE是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，再自动综合到门级电路，再用PLD或ASIC实现其功能。硬件描述语言的发展至今己有20多年的历史，并成功地应用于设计的各阶段仿真、验证、综合等。到20世纪80年代时，已出现了上百种硬件描述语言，它们对设计自动化起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域与层次，而且众多的语言使用户无所适从，因此急需一种面向设计的多领域、多层次、并得到普遍认同的标准硬件描述语言。进入80年代后期，硬件描述语言向着标准化的方向发展。最终，VHDL和VERILOGHDL语言适应了这种趋势的要求，先后成为IEEE标准。VHDL诞生于1982年，它的英文全名是VHSICHARDWAREDESCRIPTIONLANGUAGE，而VHSIC则是VERYHIGHSPEEDINTEGERATEDCIRCUIT的缩写词，意为甚高速集成电路。1987年，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本IEEE1076之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的10761993版。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特性的语句外，VHDL的语言形式、描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体可以是一个元件，一个电路模块或一个系统分成外部或称可视部分，即端口和内部或称不可视部分，即涉及实体内部功能和算法的完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。（二）DDS的FPGA实现方法虽然目前市场上有较多功能完备的DDS芯片，但是一般属于高速芯片，价格较高，同时专用型的DDS控制方式相对固定。在低速应用方面利用FPGA设计则可以根据需要方便地实现各种比较复杂的功能，具有良好的灵活性。因此本文采用了FPGA设计DDS芯片,利用软件MAXPLUSII就可以设计我们需要的功能模块。本系统硬件设计中，采用的时钟频率是10MHZ，使用了EPF10K20TC1444的FPGA。在该芯片上，通过VHDL硬件描述语言设计完成以下功能的模块及相关控制单元，最后把这些模块连接起来构成一个完整系统就可实现DDS。主要有可控相位累加累减器；判决控制器；寄存器；M序列发生器；延时器；（三）开发平台DDS技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模大、可编程，以及有强大EDA软件支持等特性，十分适合实现DDS技术。在一般的设计开发中，我们常使用由PLD公司提供的集成EDA软件，这些集成的开发软件提供了设计输入编辑器、HDL综合器、FPGA/CPLD适配器、门级仿真器和编程下载器等一整套完整的开发工具，如LATTICE的ISPLEVER和ISPDESIGNEXPERT,ALTERA的MAXPLUSII和QUARTERSII、XILINX的ISE和FOUNDATION等。ALTERA是著名的PLD生产厂商，多年来一直占据着行业领先的地位。ALTERA的PLD具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP核、宏功能库等，因此ALTERA的产品获得了广泛的应用。ALTERA的产品有多个系列，按照推出的先后顺序依次为CLASSIC系列、MAX（MULTIPLEARRAYMATRIX）系列、FLEX（FLEXIBLELOGICELEMENTMATRIX）系列、APEX（ADVANCEDLOGICELEMENTMATRIX）系列、ACEX系列、STRATIX系列以及CYCLONE等。MAXPLUSII是ALTERA提供的FPGA/CPLD开发集成环境。它是一个完整的EDA开发软件，可完成从设备输入、编译、逻辑综合、器件适配、设计仿真、定时分析、器件编程的所有过程。MAXPLUSII界面友好，使用便捷，被誉为业界最易学的EDA软件。它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。我们在此设计中就是利用的MAXPLUSII这个软件。（四）基本DDS的VHDL实现与仿真在此设计中,利用了正弦信号在不考虑信号的极性的情况下,四分之一周期能够包含一个周期内的所有内容的原理。因此，本文中在ROM中只储存了正弦波四分之一周期的采样值,采用VHDL语言编写出控制语言，并结合硬件，实现了通过D/A转换器就能恢复出正确的正弦值的系统功能。由于仅仅储存了正弦波四分之一周期的采样值，提高了ROM的利用率，从而提高了频率分辨率。在此设计思想上，设计出了以下几个部分实现DDS的功能。1实现判决控制功能的模块由于选用的FPGA芯片EPF10K20TC1444中ROM的最大容量为12288KBIT，有两个ROM每个ROM宽度为8BIT，各为6144KBIT。在本设计中只需要一个ROM，因此可以把它们合并起来构成16比特储存宽度。由此可得到地址线的长度为26144/8768NN958N可取9以上计算表明可以在ROM中最大存入768个查找点本文中为了方便，取512个点，这个值刚好是29将大大方便后面的设计。实验表明要达到最大768个点，编译时要出错，该选用的FPGA的EAB单元还不足够。由于设计思路是在ROM中只存入四分之一周期的数据，这样可以提高采样点数，使输出频率范围更宽。因此，设计了一个实现判决控制功能的模块。在此模块中，实现的功能是对输入的时钟进行计数并通过与除法器输出的数据比较并判决，由判决的结果控制相位累加累减器的加减计数功能同时输出控制信号控制输出信号的符号,因此利用VHDL语言设计出了可实现此功能的模块。仿真结果如图5所示。可以看出，通过频率控制字的控制，输出端输出了控制累加累减的信号“ENABLE”以及控制符号的信号“ZHENGFU”。所以此模块可以实现记数及判决功能。判决控制模块部分程序CCPROCESSCLK,COUTBEGINIFCLKEVENTANDCLK1THENIFCOUT“000“THENENABLE“000“ANDCOUT“001“ANDCOUT0ENDIFENDIFENDIFDDSOUTDOUTDOUTDOUTDOUTNULLENDCASEENDPROCESSA图21延时后的输出地址（三）频谱纯度提高的实验验证采用了惠普HP3562A频谱分析仪，对加入随机相位抖动序列的DDS输出频谱和没有加随机抖动序列的输出谱进行了比较，测试了几组数据见表1。从输出的频谱特点来看（见图22，23）没有加入随机相位抖动的DDS输出谱是离散的，而加入随机抖动序列的输出谱类似连续谱。比较靠近主瓣的第一杂散谱最大峰值与主瓣峰值的差，可以看到加入随机相位抖动序列后主瓣与第一杂散谱最大峰值之差增大，这表明DDS输出谱的动态范围的确提高了，证明了随机序列的确提高了输出谱的动态范围从而提高了谱的纯度，具体数值见表1。图22未加入M序列的频谱图23加入M序列的频谱表1频谱测试数据DDS输出频率未加入随机抖动时的基波分未加入随机抖动时的一次谐波分量加入随机抖动时的基波分量加入随机抖动时的一次谐波分量DDS输出谱无杂散动态范围提量高程度1KHZ519DBVRMS275DBVRMS52DBVRMS286DBVRMS111DBVRMS187KHZ483DBVRMS2187DBVRMS46VRMS2345VRMS135DBVRMS225KHZ46DBVRMS2075DBVRMS41DBVRMS225DBVRMS125DBVRMS注由于本文所用的频谱分析仪的测试范围较小（0100KHZ）不能在全频段范围分析频谱，本文中只做了较低输出频率时的比较。五、程序下载及硬件调试（一）FPGA的配置和下载ALTERA公司的FPGA器件有两类配置下载方式主动配置下载方式和被动配置下载方式。主动配置下载方式由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程；而被动配置方式则由外部计算机或控制器控制配置过程。FPGA在正常工作时，它的配置数据（下载进去的逻辑信息）存储在SRAM中。由于SRAM的易丢失性，每次加电时，配置数据都必须重新下载。在实验系统中，通常用计算机或控制器进行调试，因此可以使用被动配置方式。而在实用系统中，多数情况下必须由FPGA主动引导配置操作过程，这时FPGA将主动从外围专用芯片中获得配置数据。而此芯片中的FPGA配置信息是用普通编程器将设计得到的POF格式的文件烧录进去的。ALTERA提供了一系列FPGA专用配置器件，即EPC型号的存储器。专用配置芯片通常是串行的PROM器件。大容量PROM器件也可提供并行接口，按可编程次数分为两类一类是OTP（一次可编程）器件；另一类是多次可编程的。在此设计中采用的配置器件EPC1441是OTP型串行PROM。ALTERA公司为不同系列的器件提供了不同的程序下载方式。MAX器件可以通过JTAG断口下载编程或者专用编程器进行编程下载FLEX器件可以通过JTAG端口下载、BYTEBLASTER编程电缆并行口PS（被动串行）配置或者使用串行PROM配置实现。除了使用BYTEBLASTER进行并行下载，还可以使用BITBLASTER进行串行下载和用BYTEBLASTERMV进行并行下载等。（二）调试与程序固化在用VHDL语言将DDS各模块设计出来后，通过JTAG下载验证程序的可行性，最后根据硬件上使用的芯片EPF10K20TC144的I/O口进行分配。然后对生成的原理图进行在线仿真，在实验上证明系统的正确性。如果验证成功，就可以把生成的POF文件用编程器烧写在配置芯片EPC1441里，这样整个电路板就可以独立运行，可投入到实际需要DDS的电子系统中使用。如果出现错误，预想的功能不能实现，可以采用下面的方法调试1，把各部分模块单独下载到芯片中，验证各部分模块功能是否正确。2，不单独分割模块，而在原来的顶层设计中添加关键点的信号输出，把关键点输出分配到预留的管脚上，这样就可以用示波器检验各关节点工作波形，通过示波器的波形观察可以发现问题所在位置，以便修改设计。六、结束语本文就DDS的实现原理进行了较深入的研究，从理论出发，在MAXPLUSII软件的开发环境下，对DDS的VHDL语言及其高纯谱实现进行了研究，并结合硬件测试，对输出频谱进行分析。主要工作包括以下几个方面1首先就频率合成的发展史做了一个阐述，说明了DDS的优点和缺点。同时从理论上分析了DDS的原理，推导了输出信号的表达式。2介绍了EDA的技术及其发展状况，同时对硬件描述语言作了一个简单归纳，对FPGA/CPLD的开发流程作了说明。EDA技术作为现代电子设计技术的核心，已经成为芯片开发的一种潮流，文中对开发软件MAXPLUSII也做了介绍。3采用了FPGA用VHDL语言编写程序实现DDS的功能。本文没有选用专用的DDS芯片，由于是完全自主的开发，因此具有灵活、方便、性价比高、易于升级的特点。设计采用了自顶向下的设计方法，由功能划分到模块设计，做了大量仿真分析，在理论上证明了设计的模块的可行性、正确性。4在实验上对DDS输出信号的频谱进行了分析，证明了M序列的加入的确提高了输出谱的动态范围，提高了输出频谱的纯度。总结全文，本文的主要特点可归纳为如下几点首先，设计了可变时钟源，增加了DDS输出频率的可选性；其次，采用了压缩存储数据的方法等效地增大了ROM数据寻址位，ROM只保存正弦波0，/2区间的数据，利用对称性来恢复其它象限的数值，得到41的数据压缩比，改进了DDS的输出；最后，采用相位随机抖动法实现了查找输出的非均匀抽样，输出提高了输出波形的频谱纯度。重要的是各种措施的应用最后在实验中都得到了验证。虽然本论文就DDS的VHDL语言的实现进行了较为深入的研究，但是还是有很多可以改进的地方。一方面，输入的频率控制字是以二进制方式输入的，在使用时与我们的生活习惯不同，显得很不方便。如果在软件设计中加一部分BCD码到二进制的转换程序，可以在使用时更加方便。另一方面，可以在设计中设计一个滤波器模块，这样可以在软件部分就实现一次滤波功能，使频谱更加纯净。七、致谢本论文是在尊敬的胡学林老师的指导下完成的，胡学林老师在毕业设计期间给了我极大的帮助，他的认真负责的态度和孜孜不倦的精神使我受益匪浅，学习到了很多知识和研究的态度，在此，向胡学林老师表示深深的敬意，感谢他对我的指导。同时要感谢所有在大学期间给我帮助的老师和同学，没有他们的帮助，我不可能完成毕业设计顺利毕业。在此向你们表示敬意和感谢。参考文献1潘松、黄继业EDA技术实用教程科学出版社2004年4月2东方人华MAXPLUSII入门与提高清华大学出版社2004年1月3张建文基于DDS的扫频信号发生器的研究与实现西北工业大学硕士学位论文2005年2月4高望直接数字频率合成技术及其杂散分析南京理工大学硕士学位论文2002年3月5胡华基于DDS的宽带快速跳频频率合成器的设计浙江大学硕士学位论文2005年3月6张有正等频率合成技术北京人民邮电出版社1984年7樊昌信等通信原理国防工业出版社2003年8张志涌等MATLAB教程基于6X版本北京航天大学出版社2001年附录（一）各组成模块的VHDL程序1分频器LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYPULSEISPORTCLKINSTD_LOGICDINSTD_LOGIC_VECTOR6DOWNTO0FOUTOUTSTD_LOGICENDARCHITECTUREONEOFPULSEISSIGNALASTD_LOGICBEGINFOUT0）ELSIFCLKEVENTANDCLK1THENIFEN1THENIFACC0）A0END