cmos加法电路的设计与研究毕业论文

西南交通大学毕业设计（论文）CMOS加法电路的设计与研究年级2005级学号20052541姓名李阳专业电子科学与技术微电子技术方向指导老师白天蕊二零零九年六月院系信息科学与技术学院专业电子科学与技术（微电子技术方向）年级2005级姓名李阳题目CMOS加法电路的设计与研究指导教师评语指导教师签章评阅人评语评阅人签章成绩答辩委员会主任签章年月日毕业设计任务书班级微电1班学生姓名李阳学号20052541专业电子科学与技术（微电子技术方向）发题日期2008年12月20日完成日期2009年6月10日题目CMOS加法电路设计与研究题目类型工程设计技术专题研究理论研究软硬件产品开发一、设计任务及要求要求在CADENCE定制设计平台VERTUSO下，用AMI05工艺，设计1位全加电路和多位加法电路，并对各种加法电路的性能进行比较分析。具体设计任务如下1学习CADENCE设计平台2一位全加电路设计、优化与仿真3多位加法电路设计与仿真4加法电路版图设计5加法器电路性能分析与比较二、应完成的硬件或软件实验1原理图设计与仿真2版图设计三、应交出的设计文件及实物（包括设计论文、程序清单或磁盘、实验装置或产品等）1设计论文2电路原理图和仿真结果3电路的版图四、指导教师提供的设计资料1CADENCEVIRTUOSOLAYOUTEDITORUSERGUIDE2VIRTUOSOSCHEMATICCOMPOSERUSERGUIDE3CELLDESIGNTUTORIAL五、要求学生搜集的技术资料（指出搜集资料的技术领域）1CADENCE相关资料2加法电路相关资料六、设计进度安排第一部分学习数字集成电路设计相关知识（13周）第二部分熟悉CADENCE版图设计平台（45周）第三部分设计电路原理图并仿真、设计版图、撰写设计论文（616周）评阅及答辩（周）指导教师年月日系主任审查意见审批人年月日注设计任务书审查合格后，发到学生手上。西南交通大学信息科学与技术学院2008年制摘要加法电路是数字电路中的一个重要组成部分。它的主要功能是实现两个一位或多位二进制数的加法运算，并得出相应的和以及进位结果；加法电路在各种运算电路中都起着重要作用，是一个不可或缺的部分。对于运算电路，最重要的莫过于其运算速度，通常，晶体管尺寸越大，充放电速度就越快，运算速度当然也就更快；但从芯片制造的角度来说，晶体管尺寸越大，版图的面积也就会越大，制造成本会变得很高。因此，需要综合考虑芯片的面积及工作速度。为了在同等条件下设计出高性能低成本电路，我们需要研究多种电路结构。本文设计了几种加法电路结构，包括由一位全加器构成的多位加法电路，多位超前进位加法电路和由曼彻斯特链结构组成的多位加法电路。从理论研究入手，对各种结构工作原理深入了解，并设计出原理图。以原理图为基础，首先在NCVERILOG环境下进行功能仿真，以确定其逻辑功能正确；随后进行模拟仿真，以确定其延时及工作速度等，该设计过程中遇到的众多信号不同步问题，导致短时间内逻辑值的错误，我们通过改变晶体管尺寸，重新设计局部电路结构和增加延迟单元（会牺牲部分工作速度）等方法予以解决，并最终得出正确结果。所有电路工艺库选用151工艺库，使用AMI06工艺文件，设计实现多种加法器。几种结构当中电路最高工作速度可达百兆以上。关键词加法器；超前进位；曼彻斯特链；信号同步ABSTRACTADDERCIRCUITISANIMPORTANTCOMPONENTOFDIGITALCIRCUITITSMAINFUNCTIONISTOACHIEVEONEORMOREOFTHETWOBINARYOPERATIONSOFADDITION,TODRAWAND,ASWELLASTHECORRESPONDINGBINARYRESULTSADDERCIRCUITPLAYSANIMPORTANTROLEINALLKINDSOFCOMPUTINGCIRCUITANDISANINDISPENSABLEPARTASFORCOMPUTINGCIRCUIT,THEMOSTIMPORTANTISITSCOMPUTATIONALSPEED,USUALLY,THEGREATERTHETRANSISTORSIZEIS,THEFASTERCHARGEANDDISCHARGESPEEDWILLBE,SURELYWITHHIGHERCOMPUTINGSPEEDBUTONTHEOTHERHAND,FROMTHECHIPMAKERSPOINTOFVIEW,THEGREATERTHETRANSISTORSIZE,TERRITORYTHEGREATERWILLBETHEAREA,WILLBECOMEAVERYHIGHMANUFACTURINGCOSTSTHEREFORE,WENEEDTOCONSIDERBOTHTHEWORKOFCHIPAREAANDSPEEDINORDERTODESIGNHIGHPERFORMANCELOWCOSTCIRCUITUNDERTHESAMECONDITIONS,WENEEDTOSTUDYTHESTRUCTUREOFAVARIETYOFCIRCUITSINTHISPAPER,THEDESIGNOFTHESTRUCTUREOFSEVERALADDERCIRCUIT,INCLUDINGAFULLADDERCIRCUITCONSISTINGOFANUMBEROFADDITION,ANUMBEROFCLABYTHEMANCHESTERCIRCUITANDTHENUMBEROFCHAINSTRUCTUREOFTHEADDERCIRCUITSTARTINGFROMTHETHEORETICALRESEARCHONAVARIETYOFINSIGHTINTOTHESTRUCTUREOFTHEWORKINGPRINCIPLEANDTHENDESIGNSCHEMATICBASEDONTHESCHEMATIC,FIRSTOFALLINTHENCVERILOGFUNCTIONALSIMULATIONENVIRONMENTTODETERMINEITSCORRECTLOGICFUNCTIONTHENANALOGSIMULATION,TODETERMINETHELATENCYANDSPEEDDURINGTHEPERIODOFDESIGN,WEENCOUNTEREDINMANYSIGNALSYNCHRONIZATIONPROBLEM,RESULTINGINASHORTPERIODOFTIMEERROROFTHELOGICVALUEWECHANGETHETRANSISTORSIZES,CIRCUITREDESIGNTHESTRUCTUREANDINCREASETHELOCALDELAYUNITPARTOFTHEWORKWILLBETHEEXPENSEOFSPEEDANDOTHERMETHODSTOSOLVEPROBLEMS,ANDULTIMATELYREACHTHERIGHTRESULTSALLCIRCUITS151PROCESSSELECTIONPROCESSLIBRARYDATABASE,THEUSEOFTECHNOLOGYAMI06DOCUMENTDESIGNANDIMPLEMENTATIONOFAVARIETYOFADDERSEVERALCIRCUITSTRUCTUREOFTHEHIGHESTSPEEDUPTOMORETHANHUNDREDSOFMEGABYTESKEYWORDSADDERCARRYLOOKAHEADMANCHESTERCHAINSIGNALSYNCHRONIZATION目录摘要IVABSTRACTV第1章绪论111加法电路概述及应用112CADENCEVIRTUOSO开发平台简介113VERILOG硬件描述语言简介314本文主要内容4第2章全加器加法电路设计与研究5211位全加器概述及电路设计5211半加器结构全加器电路分析与设计5212镜像结构全加器电路分析与设计7213两种加法器综合性能比较1322多位全加器电路与版图设计13第3章超前进位加法电路设计2131超前进位加法电路概述及工作原理2132超前进位加法器电路设计及仿真223316位超前进位加法器电路与版图设计31第4章曼彻斯特进位链加法电路设计4241动态电路概述及曼彻斯特进位链加法器原理分析4242曼彻斯特进位链加法器设计与仿真4443曼彻斯特进位链加法器电路优化48第5章加法电路性能比较53结论53致谢54参考文献55附录55第1章绪论11加法电路概述及应用算术运算是数字系统的基本功能，更是计算机中不可缺少的组成单元。加法器是很多系统中重要的基本单元，在中央处理单元（CPU）中的算术运算单元（ALU）有神经质存在，在数字信号处理器中也有它影子，在数字电路中可以说是用途最广的基本电路之一。加法器的主要功能是实现两个1位或多位二进制数的加法运算，求出各位和及对应的进位信号。正是由于加法电路在各种系统中的广泛应用，其性能好坏对各种电路系统有着重大意义；因此，对加法电路的学习，分析和研究就显得十分重要，加法电路的性能提升，对于电路整体性能的提升，有着不可小觑的作用。本文分析研究几种常见的加法电路设计方案，如全加器加法器、超前进位加法器和曼彻斯特进位链加法器等典型结构的加法电路，对加法电路的工作原理进行深入剖析；在数字电路设计中，电路的结构优化显得尤其重要，同一电路，采用不同的方案进行设计，其性能指标可以出现较大差异；另外，晶体管尺寸，以及版图的布局布线方式都对最终生成的电路性能有着重大影响。现阶段CMOS（互补金属氧化物半导体）数字集成电路已成为当今住处时代一种领先的创新技术。由于低功耗，高速，大噪声容限心脏易于设计等固有特点，CMOS集成电路已经成为当今的主流技术。随着超深亚微米制作工艺、极低的工作电压和GHZ级工作频率带来的挑战，对电路的结构及其布局布线的分析设计与仿真优化就显得特别重要，本文正是基于这样的基础诞生的。12CADENCEVIRTUOSO开发平台简介CADENCEDESIGNSYSTEMSINC是全球最大的电子设计技术ELECTRONICDESIGNTECHNOLOGIES、程序方案服务和设计服务供应商。其解决方案旨在提升和监控半导体、计算机系统、网络工程和电信设备、消费电子产品以及其它各类型电子产品的设计。CADENCE公司的电子设计自动化（ELECTRONICDESIGNAUTOMATION）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。CADENCEVIRTUSO开发平台是该公司的其中一款非常强大的开发工具，它运行于LINUX或UNIX环境下，功能概涵原理图设计与仿真、逻辑功能仿真、版图设计、版图验证与仿真等工具。VIRTUOSOSCHEMATICCOMPOSER原理图设计工具支持多层次原理图输入，可进行底层模块调用。逻辑仿真CADENCE为用户提供四种不同能力的逻辑仿真器VERILOGXL,NCVERILOG,NCVHDL,NCSIM。逻辑功能仿真在数字领域的设计显得尤其重要，它可以在设计之初对电路的逻辑功能进行验证，以免出现由于电路设计或连线出现的问题而导致的不必要麻烦。它根据硬件描述语言来建立设计模型，通过一定的激励输入，再将输出结果与正确结果进行比较，以验证功能的正确性。NCVERILOG是一款方便高效的逻辑仿真器，它将高性能仿真工具的功能和交互设计环境的灵活性结合在一起，可以在整个ASIC设计过程当中使用。本文所有逻辑仿真及功能验证均由NCVERILOG完成。模拟仿真模拟仿真是对电路实际工作情况进行模拟，是最终决定电路实际性能的主要因素之一；因此，其重要性不言而喻。SPECTRE是CADENCE高性能、高精度的SPICE仿真器，其先进的算法结构和技术使其拥有优异的仿真速度、仿真容量和收敛特性，已广泛获得IC厂商和用户的支持。SPECTRE和NCVERILOG有机结合，实现真正意义上的混合电路仿真。ADE（ANALOGDESIGNENVIRONMENT）是工业界最完善的从前端到后端的模拟电路仿真环境，实现SPECTRE和SPECTRE/VERILOGXL的无缝连接；交互式的模拟环境使用户方便进行设计输入、修改、分析、仿真验证及查看仿真结果；层次化的编辑器方便用户使用不同的CELLVIEW构造设计层次进行多种组合的仿真验证，提高设计效率。本设计使用的仿真器为NCVERILOG和SPECTRE。版图设计VIRTUOSOLAYOUTEDITOR是CADENCE功能强大的全定制数字和模拟IC版图编辑器,支持纯多边形、参数化单元、符号化版图与压缩、版图综合等多种输入方法，快速的设计层次浏览以及多窗口环境使用户同时编辑多个设计。VIRTUOSOXL系列工具提供了强大的交互式版图功能来增强定制IC设计的生产率。这些先进的功能允许设计者在较高抽象级别来处理版图。设计者工作的对象是线，孔及器件，包括晶体管，电阻，电容等，而不是传统的单个的几何图形。在交互式布局，布线，编辑及逻辑和物理表示中，工具都会自动地建立和保持同版图数据相关的电连接信息。同时，这也消除了学习两种不同工具命令的必要性，从而提高了版图设计任务的生产率。设计者可以交互的在原理图中选择一个或多个器件，并在版图中放置相应的器件，以此来做快速的初始化布局。该工具内嵌的布线工具，使设计者可以轻松面对定制IC的布线问题。设计输入一般包括图形与文本输入两种格式。文本输入包括VERILOG和VHDL两种格式，VERILOG具有其独到的优越性，它类似于C等高级计算机语言，使用者更容易掌握；因此，在工业界，绝大多数设计人员采用VERILOG。该语言支持多种不同层次的描述，并可以转化为CADENCE和SYNOPSYS的设计库格式；CADENCE系统中的VIRTUOSOSCHEMATICCOMPOSER支持多层次逻辑图输入。在输入完成后，可以针对两种不同的输入进行逻辑仿真，以验证初始的输入是否达到设计要求。本文图形输入使用VIRTUOSOSCHEMATICCOMPOSER作为设计输入工具，文本输入采用VERILOG。版图工具CADENCE的VIRTUOSOXL系列工具（LAYOUTEDITOR，CUSTOMPLACER，CUSTOMROUTER）。版图验证包括设计规则检查（DRC）、电学规则检查（ERC）、版图/逻辑图对比（LVS）、版图参数提取（LPE）和寄生参数提取（PRE）。DIVA是CADENCE软件中的验证工具集，用它可以找出并纠正设计中的错误它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查（LVS）外。还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误显示出来，有利于及时发现错误所在，易于纠正。DIVA工具集包括（1）设计规则检查（DRC），（2）版图寄生参数提取（LPE）（3）寄生电阻提取（PRE）（4）电气规则检查（ERC）（5）版图与线路图比较程序（LVS）。DIVA中各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如要执行LVS就先要执行DRC。在CADENCE系统中，DIVA集成在版图编辑程序VIRTUOSO和线路图编辑程序COMPOSER中，在这两个环境中都可以激活DIVA。本文原理图设计使用VIRTUOSOSCHEMATICCOMPOSER作为设计输入工具，参数仿真使用CADENCE的SPECTRE仿真器。工艺库选用NCSUCDK151，使用AMI06工艺文件。13VERILOG硬件描述语言简介早在1984年，GATEWAYDESIGNAUTOMATION公司开始了VERILOG硬件描述语言的研发。这种语言得到了集成电路数字系统设计工程师的广泛认可和普遍采用，因此已经成为了一项工业标准。VERILOG最初是一种靠住址环境支持的专利语言，是第一种能够支持混合层次（MIXEDLEVEL）设计表达方式的语言。这些层次包括数字电路的各种级别的抽象，从开关级、门级、RTL级一起到更高级别的抽象。仿真环境提供了功能强大的方法，不但能用于数字系统的设计，不能进行数字系统的测试，即对正在进行的数字系统设计进行验证4。VERILOG之所以能在市场上得到认可并占据主导地位，有三个关键因素。第一个关键因素是，在VERILOG语言中引入了编程语言接口（PLI）。利用PLI，VERILOG用户可以扩展具有自己的特色的仿真环境。如果用户明白了如何开发PLI，并成功地采用VERILOG扩展了自己的仿真环境，那么这些用户就能成为真正的VERILOG赢家。第二个关键因素是，GATEWAY公司一起密切注意ASIC制造厂商的需求。从1987年到1989年期间，公司曾努力与MOTOROLA,NATIONALUTMC等ASIC厂商在VERILOG应用和开发方面加强合作，这些工作使得VERILOG在这一领域逐渐占据了主导地位。GATEWAY公司认识到，绝大多数的数字逻辑仿真工作是由ASIC似人类的设计者完成的，这一认识啬了VERILOG取得成功的机会。随着ASIC制造厂商提倡使用VERILOG，VERILOG仿真器械逐渐被ASIC制造厂商认可，作为接收设计制造订单时的签字认可测试工具。工业界对VERILOG的认可，更进一步使得它在数字逻辑设计领域占据统治地位。最后一个关键因素是，1987年SYNOPSYS公司引入了以VERILOG为基础的综合技术，从而支持了VERILOG取得成功。GATEWAY公司为了让VERILOG在综合技术方面取得优势，把其专有的VERILOG使用权授予了SYNOPSYS公司，仿真和综合技术的结合使得VERILOG成为硬件设计工程师首选的硬件描述语言。VHDL（VHSICHARDWAREDESCRIPTIONLANGUAGE，甚高速集成电路硬件描述语言）的出现，得到了许多其他EDA厂商的强力追捧，使得VHDL很快被批准成为IEEE1364标准。并且，自从1995年以来，根据VERILOG用户提出的需求，VERILOG做了许多增补。这些增补都已经归入最新推出的VERILOG标准，IEEE13642001。今天，VERILOG已经成为数字设计的首选语言，它是综合、验证和布局布线技术的基础。14本文主要内容本文从加法电路基本原理入手，以CMOS电路的载体，对几种常见加法电路设计方案进行分析和研究，其中包括全加器加法电路、超前进位加法电路和曼彻斯特进位链加法电路等，对各种结构的优劣进行比较。在任何种类的电路设计过程中，我们都面临着性能和所付出的代价这对矛盾。在电路设计过程当中，我们一方面要使电路的性能尽可能好，又必需同时考虑成本问题，因此通常需要做一个折中。在本文中加法电路设计过程当中，遇到的最主要的问题是通过不同路径的信号很难同时到达端口，这样会导致短时电路的逻辑输出错误，对于这种情况，我们通过调整电路的结构和晶体管尺寸，在牺牲一部分部分电路速度的情况下以使信号尽量同步；如果还有少量毛刺之类，可用缓冲器将其滤掉，但这样的代价是电路的输入到输出的总延迟会进一步增大，从而导致电路最高工作速度降低。本论文的结构如下第一章是绪论，介绍课题背景、意义以及加法器的应用。第二章到第四章分别介绍三种不同结构的加法电路，这三种结构分别为全加器加法器、超前进位加法器和曼彻斯特进位链加法器；从原理入手进行分析，并详细介绍了从原理图到逻辑功能验证，再到模拟仿真，参数优化，晶体管尺寸的调整，到最终版图的生成，检查及验证。第五章是对三种加法器进行比较说明。最后是总结部分。第2章全加器加法电路设计与研究211位全加器概述及电路设计全加器是算术运算电路中的基本单元，也是构成多位加法器的基本单元，介于加法器在算术运算电路当中的重要作用，使得全加器的设计显得十分重要。通常情况下，我们采用两种结构来构成全加器电路，一种由两个半加器组成，另一种为镜像结构。在下面的设计中，我们将分别对两种结构进行设计仿真，并将所得结果进行比较，确定其性能优劣。211半加器结构全加器电路分析与设计通过对数字电路基础知识的学习我们知道，全加器可以由两个半加器构成；半加器是完成1位二进制数相加的一种组合逻辑电路。两个1位二进制的加法运算可用真值表（表21）表示，其中S表示和数，C表示进位数。由表中逻辑关系可见，这种加法运算只考虑了两个加数本身，而没有考虑由低位来的进位，所以称为半加。半加器就是实现表21中逻辑关系的电路。表21半加器真值表1被加数A加数B和数S进位数C0011010101100001由真值表可得逻辑表达式（21）SAB（22）C根据逻辑代数定律和恒等式，可将上式变换成与非形式（23）（24）AB由式（23）和（24）可得由与非门组成的半加器，如图21A所示。因为半加和是异或逻辑关系，所以半加器也可利用一个集成异或门SAB和与门来实现，如图21B所示。AB图21半加器A由与非门组成B由异或门及与门组成我们对图21B的原理图进行仿真，波形如图22图22半加器仿真结果我们设定的输入信号特征如下信号A（高电平持续时间）1NS，T（周期）2NS，1（上升时间），（下降时间）1PS，RISETFALT以后信号定义符号均如上规定。信号B2NS，T4NS，1PS。1RISETFAL通过对仿真结果进行观察，发现求和信号SUM的输出存在很大问题，有些地方甚至逻辑功能错误，通过对内部原理和结构进行分析，发现主要原因是由于其中输入信号A和B都有互补变量，在模拟环境中，互补变量的存在会导致信号不同步，从而引发竞争，造成短时间的逻辑功能错误。同样，用两个半加器组成的全加器也存在同样的问题。一方面是由于同或异或门延迟大，速度慢，另一方面是因为其中存在互补变量。经过统计，一个半加器由18个晶体管构成，用两个半加器构成一个全加器所需要的晶体管数量为48个，数量很多，且性能不太理想。212镜像结构全加器电路分析与设计全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。根据全加器的功能，可列出它的真值表，如表22所示。其中和分别是被IAIB加数及加数，为相邻低位来的进位数，为本位数和（称全加和）以及为向I1CISIC相邻高位的进位数。为了得出和的卡诺图，如图23所示。为了比较方便地获IIC得与或非的表达式，采用包围0的方法进行化简得1111IIIIIISABABC25IIII11I26IIIICAB图23全加器的和卡诺图ISICA的卡诺图B的卡诺图IS表22全加器真值表1输入输出IAIBI1CISIC0000111100110011010101010110100100010111由式25和26可以画出1位全加器的逻辑图，如图24所示图24全加器通过前面对全加器原理的及逻辑功能的研究，现在我们对全加器电路已经有一定程度的了解，开始着手实际电路的设计与分析过程。本节设计的是镜像全加器电路。镜像全加器电路的门级电路如前面图24所示，将门级电路的晶体管放在一起重新放置，得到晶体管级电路如图25图25全加器晶体管级电路6该镜像全加器电路由14个PMOS和14个NMOS共28个晶体管组成，相比其它结构，有其独到的优势，一方面它用更少的晶体管实现同样的功能，另一方面，该结构对于版图设计有一定的好处。对于图25，A和B分别为当前位的输入信号即加数和被加数，C为前一级的进位信号，SUM为求和信号，COUT为该级进位信号。现在对该电路进行模拟仿真。输入具有如下特征值的信号信号A3NS，T6NS，1PS，1RISETFAL信号B2NS，T4NS，1PS，RISFL信号C1NS，T2NS，1PS。1RISETFAL最初，所有晶体管均采用最小尺寸，再根据从输出得到的信息，从实际需要出发，对各晶体管尺寸行进改进，从而完成第一阶段的电路仿真工作，并确定该原理图当中所有晶体管的尺寸。在这一阶段，我们设计和仿真的主要目标是让电路的延时尽可能小，并尽量使上升和下降延迟相似。仿真结果如图26图26全加器仿真结果现在我们通过CADENCE自带的计算器对该输出结果进行计算，得到如下信息对于进位位COUT以下均为最坏情况0291NS,0248NS，PLHTPHLT017NS,012NS。RISEFA对于求和位SUM以下均为最坏情况（上升延迟）0547NS,（下降延迟）0477NS，PLHTPHLT013NS,014NS。RISEFALT各晶体管的尺寸分别如表23（表中只包含其宽度信息）表23镜像全加器中各晶体管尺寸标号M0M2M3，M4M5M8M9M1M10，M11NMOS231532153415541515标号M14M16M17，M18M19M22M23M25M26，M27PMOS3233535433注表中所有尺寸单位均为UM，所有晶体管长度均为06UM。确定好全加器的参数后，现在我们由用4个一位全加器构成1个4位加法器，即是将每一级的进位信号COUT接到下一级全加器的输入端C，连接方式见图27图274位加法电路将电路图连接好后，我们对其中的输入输出端口分别进行如下命名输入的4位加数和被加数分别定义为A3A0和B3B0，最低位进位信号C_，最高位进位信号C34位输出和分别为S3S0；现在进行模拟仿真，输入具有如下特征的信号A3A010NS，T20NS，1PS，1RISETFALB3B05NS，T10NS，1PS，C_3NS，T6NS，1PS。1RISETFAL为了避免因为延迟等过大而导致电路的输出错误，因此这里我们定义的输入信号周期比前面单个全加器的仿真要大一些。仿真结果如图28通过对输出结果进行分析发现，进位信号的输出结果逻辑功能正确，波形也较平滑，该结果比较理想；但求和信号中存在毛刺，出现毛刺的地方可视为逻辑错误，更有些地方，虽然没有出现毛刺，但实际已经出现逻辑错误。如果该问题不解决，加法器性能将会受到很大影响，甚至导致其不能正常工作。现在我们对造成这些错误的原因进行分析。经过仔细分析我们发现，对于输入信号，其中的A和B各位输入不需要经过延时，基本是同时到达各输入端口的；但对于进位信号C，由于每经过一级加法器它都会有一定时间的延迟，照此计算，最低位的进位信号传输到最高位的延迟就相当大，造成一定时间内的逻辑功能不正确。而之前我们确定的晶体管尺寸在这里看来也不见得是最佳尺寸，需要进行进一步调整。AB图284位加法电路仿真结果A进位输出C3B求和输出S3S0对于信号的同步性问题，理论上的一种解决方案是将除最低位外的所有输入信号A和B按照需要进行延时，以达到和前一位可能的进位信号同步，以免造成逻辑功能错误。由于最低位的进位信号每经过一级全加器，相应的延迟会变大，因此，我们需要对信号A和B进行的延时是从低位到高位递增的。后面的设计方案当中我们可以看到，这种设计思路是可行的，在这里我们就不再深究。现在再转回对单个全加器电路的研究。由于PMOS和NMOS管的电子迁移率不同，要使一个反相器的上升沿和下降沿基本相等，需要P管宽长比是N管的两倍。同样的，我们将该原理应用到全加器设计当中，根据串并联等价原理，各级都采用等价后的最小尺寸。镜像结构全加器电路中，前面产生进位信号部分和后面产生示和信号部分各有一个反相器，我们将反相器和其它的分为两部分研究。至于1位全加器电路版图，由于之前所遇到的问题，这里暂时不考虑。213两种加法器综合性能比较前面两节我们设计了两种不同结构的全加器电路，现在对其进行汇总比较。两种结构当中，一种是由两个半加器构成，而半加器是由异或门和与门构成；另一种是直接由优化后的晶体管级镜像电路结构组成。由半加器组成的全加器电路上层结构看起来很简单，但实际上并不实用，晶体管数量多，主要是异或与同或门，多达12个晶体管，要构成一个全加器，总共需要48个晶体管，并且异或门当中存在互补变量，会导致输入信号的不同步，且异或同或门工作速度较慢。现在再来看镜像结构全加器电路，它是由更小的门级电路组合，通过一定的结构优化得到的，总共由28个晶体管组成，其中的门级电路都是传输延迟都比较小，最后得到的输出信号延迟也比较小；与由半加器结构相比，它有明显的优势。因此，本章后面设计多位加法电路的时候采用镜像全加器。22多位全加器电路与版图设计介于之前设计4位加器时遇到的问题，我们知道，设计过程中虽然要模块化，但模块的性能需要放到更上一级的模块中才能体现出来。之前的设计出现了这个的的问题，单个全加器的性能优化后，组成一个4位全加器性能却并不理想，相却甚远。因此，这次设计多位加法器时我们直接接成一个16位加法器，再对其晶体管尺寸及参数进行优化调整。电路如图29图29全加器构成的16位加法电路在SPECTRE环境下进行模拟仿真，这次我们只关心一个问题进位信号有效电平（高电平）从最低位传送到最高位的延迟时间。因此，输入设置为A0A15或B0B15中有一组一直为高电平，另一级持续低电平，这样当最低位有进位信号的时候，进位信号会直接传递到最高位；观察输出结果的时候，只观察对比C_和C15的结果。通过比较发现一个问题，每通过一级全加器，信号的有效宽度会变宽，通过15级全加器后，这种效果变得十分明显，如图210所示；这也从另一个方面说明把子电路放到系统中进行调试的重要性。图210进位信号从第一级到第15级的传输延迟以此类推，我们不难发现，如果加法器的位数足够多，那将会出现一直都是高电平的情况，也就是出现了逻辑错误，虽然实际情况不会到那么多位，但这也会导致电路工作的最小周期变长，速度降低，因此，这是比较大的影响，必需解决。解决办法是调整晶体管尺寸，因为电路的上升迟延和下降延迟都是由晶体管的充放电速度决定的。我们将电路当中的晶体管尺寸等设为参数，进行参数仿真，最终发现，除了进位位构成反相器的两个晶体管对电路的影响较大外，其它的晶体管尺寸即使提升到很大，电路的性能也没有多大提升。综合考虑到后端可能的版图面积和电路工作速度，并使各级都有足够的驱动能力以驱动下一级电路为标准来确定各晶体管尺寸。最后的仿真结果如图211AB图211电路仿真结果A第15级全加器进位信号传输延迟B第1级全加器进位信号延迟现在我们对图中的数据进行分析，可以得到如下结果第2位输出结果进位输出C10532NS，0526NS，0394NS，0381NS，PLHTPHLTRISETFALT平均延迟T0529NS。求和位S10712NS，0744NS，0214NS，0199NS，PLHTPHLTRISETFALT平均延迟T0728NS。第16位输出结果图236A进位输出COUT8051NS，8295NS，0206NS，0187NS。PLHTPHLTRISETFALT各晶体管尺寸如表24所示表24全加器各晶体管尺寸名称尺寸UM名称尺寸UM名称尺寸UM名称尺寸UMM06M76M143M213M16M86M153M2245M26M99M163M233M36M106M173M2445M46M119M18315M253M563M129M193M263M66M136M203M2745至此，我们已经确定所有需要的参数及晶体管尺寸，对电路的分析研究告一段落。接下来的工作是为设计好的原理图设计版图。对于电路设计而言，版图是最终生产产品的依据，版图性能的好坏，直接决定了电路性能的好坏。因此版图的设计显得尤为重要，在集成电路设计领域，版图设计作为一门专门的学科，已经得到长足的发展和进步。这里我们对版图的设计，仅仅是一个尝试。对于1位全加器版图设计，由于CADENCE公司的标准单元库中已经有现成版图，但由于本设计最终确定的尺寸与标准单元为中尺寸不一致，若在其基础上进行改动，会显得很麻烦，因此我们参照全加器电路版图的设计方法，按照最终确定的尺寸自行设计。最终得到的全加器版图如图212图212全加器电路版图版图设计好后，需要通过验证，以确定它与原理图匹配，在本文当中，我们的版图设计和验证过程分为三步DRC、EXTRACT和LVS。现已经检查确定图251没有电气规则错误，提取相应的层次及参数后与原理图比较。比较结果如图213图213LVS版图和原理图匹配情况通过能图213的观察发现，版图和原理图完全匹配。由于集成电路规模的不断扩大，传统的设计方法已经不再适用，现阶段的版图和原理图设计都采用模块化的设计方法。由于已经设计好了全加器电路的版图，因此对于16位加法电路，只需将16个全加器版图按照一定的规律和条件放在一起并将其中的对应端口用相应材料连接在一起即可。在这里我们秉承这样一种思想从掩膜制造的角度出发，应当使N阱的数量尽量少，单个N阱的面积更大，这样于性能和制造都有利。因此，我们将一部分全加器倒置，以方便将其中相应的PMOS和NMOS及电源地放在尽可能少的单元内。具体版图如图214图21416位加法电路版图现在再检查16个全加器构成的加法器版图与原理图是否匹配。设计规则检查无误后，我们再提取相应的层次和参数进行匹配检查，得到的LVS如图215图21516位加法器版图原理图匹配情况通过观察该图可以知道该加法器中总的端口、网络和PNMOS管的数量，比较发现，版图与原理图完全匹配。由全加器构成的1位及多位加法电路及其版图设计至此告一段落，不难发现，全加器构成的加法电路结构比较简单，门级电路少，晶体管数量也较少，构成一个16位加法器电路总共使用的晶体管数量为448个，在位数不多的情况下，用它作加法器是一个不错的选择。第3章超前进位加法电路设计31超前进位加法电路概述及工作原理从前面的多位串行进位加法器发现，只有当前一级的进位输出产生后，本级加法器的运算结果才会是正确的，同样地本级的加法器产生的进位输出送到下一级之后，下一级也才会有正确的计算结果，如此一级一级往前传送进位输出，最后才能得到最终的正确结果。因此整个加法器的速度快慢取决于电路中全加器产生进位输出的速度，而且与全加器的个数成正比。从这时不难发现，只要能够加快进位输出产生的速度，就有办法使加法器的速度提高。超前进位加法器就是本着这样的概念来设计的，也就是希望进位的传递不是逐级而来的，而是希望进位的输出是先前一步就计算出来的，然而要达到这样的目标是要付出一些代价的8。设计的概念是这样的，串行加法器的进位输出传递是序列式的，因此速度的快慢就与进位输出要传送几级成正比，因此减少进位输出传送时间就能提高电路计算速度。如果将序列式的进位输出传送改成并行式的进位输出产生，则高位的结果并不需要前一级的进位输出产生后才能做计算，当然电路速度就大大提高了。虽然无法达到常数时间的运算，但是所需要的时间已经不会是与加法的位个数成正比了，大约是对数的关系。首先我们来进行公式推导，由前面表221得和的逻辑表达式ISIC1111IIIIABABC31IIIIII1111I32III定义两个中间变量和IGIP33IIAB34当时，由式32得，即产生进位，所以称谓产生变量。若1IIABI1ICIG，则，由式32得，即时，低位的进位能传送到高位的P0IP进位输出端，故称为传输变量。这两个变量都与进位信号无关。将式33和34IP代入式31和32，得351IIIS36CGP由式36得各位进位信号的逻辑表达式如下37A00137B110101CGPPC37C22220G37D3331313210P由式37可知，因为进位信号只与变量、和有关，而是向最低位的进II位信号，其值为0，所以各位的进位信号都只与两个加数有关，它们是可以并行产生的。根据如上分析的原理，下面进行原理图设计。32超前进位加法器电路设计及仿真根据上一节分析的超前进位加法器的工作原理，现在我们着手设计一个4位超前进位加法电路。由于该超前进位加法电路的输入为两个四位的二进制数，并且最低位有进位信号，输出也是四位二进制数。由理论分析可知，超前进位加法器的关键是产生变量和传输变量，因此我们需要首先产生这两组变量，作为第二级的输入，第二级再根据前面的产生变量和传输变量计算出进位信号，最后根据进位信号求出各位输出和。该电路根据311到37各式得出。如图31所示图314超前进位加法器该电路连接关系参照电子技术基础（数字部分）这本书。在继续进行后面的工作之前，首先需要进行逻辑仿真，以确定电路逻辑功能正确。我们用VERILOGXL工具，输入相应代码（见附录），输出结果如图32图324位超前进位加法器逻辑功能通过该逻辑输出结果进行分析，发现其中逻辑功能有错，通过能电路图反复修改，无法解决该问题，而且电路图有些地方也难以理解，现决定放弃该方案，自行从基本原理进行设计。重新设计出来的原理图如图图33图334位超前进位加法器新结构同样，我们输入附录中的程序1对其进行逻辑功能仿真，仿真后的结果如图34AB图344位超前进位加法电路逻辑功能仿真A低位进位信号C_0B低位进位信号C_1从原理图中可以看到，该电路总共有9个输入端,分别是A3A0，B3B0，C_（前一级进位输入）；总共有6个输出端，分别是S3S0（4位输出和），FP，FG用于产生下一级进位信号。通常情况下，基于电路复杂程度等多方面的原因考虑，我们设计的超前进位加法电路以4位为最小单元，如果需要进行扩展，则需要多个4位超前进位加法器以及超前进位产生器，将多个4位超前进位加法器产生的FP，FG信号分别输入超前进位产生器，再通过超前进位产生器产生相应的进位信号，并输送到各个单元。考虑到该电路的信号会经过若干门级电路，延时可能会比较大，因此将输入信号的周期设置为较大的值，现在设置如下参数输入信号周期4NS，8NS，20NS，以上各信号的上升下降延迟均为ATBCT1PS。现在对该超前进位加法电路进行仿真，按照从低位到高位的顺序依次观察。第0位信号如图35图35第0位求和信号输出由上波形可以看出，S0在10NS左右有一失真（和需要的逻辑功能是冲突的），经过分析，估计是由于进行异或运算的两个信号不同步所致，因为C_直接进行运算,而A0、B0经过级门电路后才与其进行异或运算。解决思路，让C_经过一定时间的延时后再与A0、B0运算，具体方法是在信号C_后加两级反相器（图1中的输入信号C_后面的两级反相器正是基于这个原因而存在的，它们在最原始的电路中是不存在的），处理后波形如图36图36处理后的第0位求和输出信号对比优化前后的S0的波形，可以发现，优化后虽然还有少量失真，但对于加法器的逻辑功能已经没有影响。现在接着观察第1、2、3位的信号第1位如图37图37第1位求和输出信号第2位如图38图38第2位求和输出信号第3位如图39图39第3位求和输出信号下一级FGFP信号产生如图310图310下一级进位产生信号的产生现在研究各求和进位信号的延时情况，通过对图37到图310的观察可以发现各位信号的延迟情况如下只考虑最坏情况S00755NS，0726NS，PLHTPHLTC00722NS，108NS，S1069NS，105NS，PLHTPHLTC1111NS，0769NS，S20804NS，0734NS，PLHTPHLTC214NS，0842NS，PLHTPHLTS31728NS，1171NS，FG1135NS，0622NS，PLHTPHLTFP0853NS，0549NS，由上面的参数可以看到，信号延时很严重，有的甚至高达17NS，而且由于不同的信号经过的门种类和级数不同，因此到达的时间有先后之分，为了不会因此而出现逻辑错误，必须对电路各信号的延迟时间作具体研究，将其中需要加快和延时的电路找出来，并通过调整尺寸和加反相器等手段加以改进，最终得到如下结果调整后的第0位、第1位、第2位、第3位及下一级进位产生信号的输出结果分别如图311，图312，图313，图314和图315所示图311优化后的第0位求和输出图312优化后的第1位求和输出图313优化后的第2位求和输出图314优化后的第3位求和输出图315优化后的下一级进位产生信号从上面若干图形中标注的数据可以得到如下结果S0056NS，066NSPLHTPHLT042NS，043NSRISEFAS1083NS，075NSPLHTPHLT041NS，045NSRISEFAS2105NS，09NSPLHTPHLT041NS，045NSRISEFAS3154NS，087NSPLHTPHLT042NS，045NSRISETFALTFG059NS，08NSPLHPH025NS，02NSRISETFALTFP061NS，043NSPLHPH015NS，011NSRISETFALT这是第一阶段的最终结果。如果把该加法器的最低位作为最低位的话，那么是没有进位信号的，这是之前没有考虑到的问题，因此，现在我们把低4位没有低位进位信号的加法器与有低位进位信号的加法器分开来设计，以实现更加实际的功能。3316位超前进位加法器电路与版图设计我们最终的目标是要生成一个16位的超前进位加法器，因此需要4个4位超前进位加法电路和1个4位超前进位产生器。由于多位加法器的最低位是没有进位信号的，因此我们组成前4位与其它位的设计应该有所不同。我们用相应的电路连接形成一个16位的超前进位加法器，因为只有在与更上一级电路相连的情况下模拟出来的电路才更具有实用价值。再根据整体需要对电路进行调整。16位电路如图316图31616位超前进位加法器原理图现在我们根据实际的仿真情况对电路原理图进行修改，主要是为达到如下目标一是电路的内部信号可以正确无误的产生，二是工作速度尽量快。从前面的原理分析可知，电路中不同信号经过的门级数是不一样的，即使经过相同的门级数，也可能因为门不同而导致延迟不同，我们的优化目标是要让多位加法器的内部信号尽量同步，以期产生正确的输出结果，现在我们通过对16位超前进位加法进行模拟环境下的仿真对电路进行优化，优化后的结果分别如图317、图318和图319。现在先设计低4位电路。原理图如图317图317超前进位加法器低4位随后设计高位超前进位加法器。也是以4位为基本单位。如图318图31816位超前进位加法电路中的后12位的基本组成单元接着是超前进位产生电路如图319图3194位超前进位信号产生器现在我们对原理如中所做的改动及优化进行分析汇总，与最开始的原理图相比，这里大致有这几方面的改动。首先是其中加了一些不同尺寸的缓冲器，另外也有不少反相器，再有就是根据逻辑代数的化简规则对电路当中的一些部分进行的修改或替换。其中的缓冲器主要有两个作用，加在中间级的缓冲器是为了将信号的延迟变大并改善波形，以使其与后面的电路能够更好的协调工作；加在末端的缓冲器的作用是为了滤掉输出信号中的尖脉冲，以免对正确的信号功能造成影响。由于某些地方会用到某个信号的反相信号，因此需要反相器来产生；此外，反相器还有另外一个作用，当我们所需要的信号不能通过缓冲器直接达到所需要的延迟的时候，可以通过反相器来产生。在对电路进行模拟仿真的过程当中我们发现，与三个以上输入的与非门或者或非门，如果直接根据其基本原理进行晶体管的放置，最终出来的信号延迟会比较大，而且晶体管所占面积也很大。为了解决这个问题，我们能够想到的办法是通过逻辑代数的化简将其变成其它的组成结构；例如一个4输入与门的化简过程我们假设4输入与门的4个输入分别为ABCD，输出为Y，那么有YABCDABCD通过这样的改进，我们就可以将一个4输入的与非门结构改成由两个与非门和一个或非门组成的