[精品]VLSI测试论文

1、vlsi测试论文集成 刘长辉 200834701引言随着系统集成度与加工技术的飞速发展，超人规模集成电路（vlsi ）测试已经成为一个越 来越困难的问题。先进的技术使得人们能以合理的成本快速设计和制造非常复杂的电路，随 着产品成木的降低，总成木中测试所占的比重不断增加。为了控制成本，测试工程师在不断 改进和组合各种测试方法。但在实际屮，vlsi测试技术的发展总是远远落后于设计与制的 发展。一则,ate（口动测试设备）的发展很难跟得上芯片的发展步伐（系统吋钟、信号梢度、 存储数据虽等）；再则，高性能ate的价格将令人望而却步。因此，我们还可以选择另一个 途径，即婆求设计工程师在设计电路吋就考虑测

2、试的复杂性，设计易于测试的电路，以降低 测试的难度,即可测性设计技术。2. 测试的基本原理测试的基木原理是：从输入端施加若干激励信号，观察由此产生的输岀响应，并与预期的正 确结果进行比较，一致就表示系统正常，不一致则表示系统冇故障。显然，测试电路的质量 依赖于测试矢量的精度。根据测试的具体目的,vlsi测试可以分为4种类型：（1）特性测试（验证测试）：这种类型的测试在牛产之前进行，目的在于验证设计的正确 性，并器件要满足所有的需求规范。需耍进行功能测试和全而的ac/dc测试。（2）生产测试：不考虑故障诊断，只做通过、不通过的判决。上要考虑的因素是测试时间 即成本。（3）老化测试：在实际应用中，

3、通过测试的芯片有些很快失效，有些则会正常工作很久，老 化测试就是通过一个长时间的连续或周期性的测试使不好的器件失效，从而确保通过老化 测试后的器件的可靠性。成品检测：在将采购的器件集成到系统之前，系统制造商进行的测试。3. 测试方法3.1测试图形生成方法在生产阶段，为了尽可能防止冇缺陷或故障的芯片流入市场，而需要对它们进行的检查。它 需耍由测试人员利用测试仪对芯片施加激励并分析具响应，來判断芯片是否存在故障。施加 什么样的激励，可以使故障激活，同吋能在输出端测量出来是测试的核心问题，自动测试图 形生成算法就是要研究和解决如何加最少的测试矢虽达到较高的故障检测效果。超人规模集 成电路的测试生成算

4、法不仅用于集成电路的测试生成和故障诊断，而且可以用于印刷电路 板的光板测试和加载板测试，同时它也是集成电路自动测试设备的核心技术之一。传统的自 动测试图形生成算法大都是针对门级的。从1959年eldred开始了结构逻辑电路测试时代 起，至今为止，门级自动测试图形生成算法已经有了它自己的一套体系。从电路的时序方而 考虑，对于具体的测试算法，分为组合电路测试生成和时序电路测试生成两部分内容。组合 电路的测试生成算法主耍有：穷举法；代数法（布尔差分法）；路径敏化法；蕴涵图法；随 机法。其中，1966年roth提出的d算法成为笫一个完全的测试生成算法，标志着数字计 算机硕件故障系统测试矢量生成的真正开

5、始。而后提出的podem算法和fan算法使口动 推导组合电路测试的理论更加完善，成为沿用至今的算法。现在还有一种让人感兴趣的方法 是基于二元判决图（bdd）的atpg算法，对于没有非常严重的重汇聚扇出（例如乘法器） 的电路，这种方法是很有效的。由于测试开始吋内部存储器的未知状态和长的测试码序列, 使得时序电路的测试生成比组合逻辑更加复杂。其测试矢量不是简单的一个测试码，而是具 有一定长度和指定顺序的的测试序列。时序电路测试矢量牛成算法主要分为两类：一类是建 立一个电路模型，通过组合atpg方法生成测试码的吋间帧展开方法；一类是使用一个故 障模拟器和-个矢量生成器获得测试码的基于模拟的方法。基于

6、模拟的算法的典型代表就是 遗传算法。经过多年的研究和改进，已经将遗传算法和具它算法联合使川，基于蚂蚁算法和 遗传算法的测试矢量生成算法就是一个成功的例子。随着vlsi的出现，传统的门级测试牛. 成算法开始显得力不从心，测试向高层发展成为必然。在系统高层描述屮，寄存器传输级 （rtl）描述的测试技术受到广泛关注。针对rtl描述产生的测试向量不仅可以作为电路的 功能测试，还有利于测试其结构故障。冃前高层次测试方法主要有：电路描述层次化的测试 方法；棊于电路功能的测试方法；棊于电路结构的测试方法；基于模拟的测试方法；利川软 件测试技术。但在高层次的测试牛成屮仍没有像门级那样普遍认可的通用形式的故障模

7、型 或错误模型，以及针对这些模型有效地产生测试的方法。3.2存储器测试功能存储器测试分別包括芯片级、阵列级和板级的测试。为了使测试经济，芯片级测试必 须采用存储器故障模型进行。存储器阵列测试也用于测试芯片选择和控制逻辑。存储器板级 测试必须测试存储器阵列、刷新逻辑、错误检测和纠错逻辑、板选择器硬件、存储器板 控制器。存储器的物理检杏是不可能的，这要求将物理故障模型化为逻辑故障，可模型化存 储器系统为互连的功能模块集。模型化的逻辑故障使测试方法与电路技术和制造工艺无关, 但它的一个缺点是由于高层次的故障模型化不可能阐述测试矢最所检测的失效与实际物理 缺陷的关系。在存储器中可能发牛的功能故障主要有

8、固定故障（saf）、转换故障（tf）、 耦合故障（cf）和相邻矢量敏化故障（npsf）四大类。存储器的特殊结构决定了它有不同 于一般数字电路的特殊算法。对于单独的存储器，其主要测试算法有:存储器扫描或 mscan法；棋盘式图形法;飞驰图形galpat法；飞驰对角线/列法;march算法。march算 法是当今最流行的存储器测试算法z-o这种算法的故障覆盖率相当好可以包括单元固定, 跳变状态以及大量的psf和耦合故障。対于嵌入式存储器，采用的测试方法和一般单独的 存储器的测试方法乂有所不同。asic功能测试是最简单和低成本的方法，但只适川于小型 存储器，且不能进行故障诊断。对于小型存储器，通常采

9、用的是局部边界扫描或增加测试外 壳的方法，但这种方法测试时间长，且盂要大量额外的设计。通过i/o多路器直接访问的 测试方法是使用得最广泛的方法，这种方法可以进行详细的测试，但它不能进行全速测试。 在过去的几年中，自建内测试（bist）已被认为是是嵌入式存储器测试的一种极为重要的 方法，它有eda工具进行支持，能执行全速测试，但硬件开销是最人的，而且故障诊断分 析也很困难。此外，还有一种利用片上微处理器进行测试的方法。在这种方法中，把微处理 器当成一个测试仪，利用它的存储器中的汇编语言程序产生测试图形，同时，通过微处理器 汇编器获得可执行代码。这种方法只适合那些包含一个或多个微处理器核的soc设

10、计，并 且需要一个ate接口 api用來处理汇编器产生的二进制代码。在soc中，对于大空的 恢入式存储器，除测试外还有一个关键的问题是存储修复。在测试过程中，当故障被确定和 定位示，进行兀余分析来确定那些故障是可以通过兀余的行或列来修复。根据这样的兀余分 析就可以进行硬件或软件的修复过程。3.3 iddq 测试iddq表示静止状态时电源电流，称为静态功耗电流，或漏电流。对此电流的测试就称为 iddq测试。iddq测试是源于物理缺陷的测试，也是町靠性测试的一部分。在丄作匸常时, cmos器件的静态电流一般极小。但生产屮造成的缺掐如桥或短路点会造成漏电流，进而 增加静态电流。用功能测试方法可能很难

11、检查出來。iddq测试方法就是利用上述特点來工 作的，它对器件的静态电流进行参数测试，检查一下实测值是否偏离标称值。这种测试方法 能够检查出哪怕是授全面的功能测试也无法查出來的缺陷,包括那些不会马上引起功能出错, 但会造成器件寿命变短的缺陷。这些缺陷不会立即影响电路或系统的逻辑功能，但在器件工 作一段吋间z后就会显现出来，采用这种器件会很大程度的影响系统的可靠性。iddq测试 的基本过程是：测试图形施加；等待瞬变过程消失；检查静态1ddq是否超过阈值。1ddq 测量方法分为片外测量和片内测量。片外测量是常用的测量方法，其方案可分为交流和直 流两种。片外电流测试存在测量分辨率不高、测试速度低、测

12、试设备泄漏电流影响等缺点, 测试设备的延迟、电流探头的lrc效m和探头尺寸的限制等也影响测量效果，片内测试则 可以有效地解决这些问题，它是在被测器件内部设计一个附加电路，对流过的电源电流进行 处理，然后输出一个信号，指出该器件是否正常oiddq测试可用于检测固定故障，恒定通故 障，桥接故障和一些恒定开路故障，更为重要的是，不论川什么样的模型來模拟引起泄漏电 流的缺陷,1ddq测试都可以发现此类缺陷。电流测试的测试图形是一组信号，对可能存在 缺陷的cmos电路建立一条或多条从到地之间的路径。包括基于电路级模型的测试图形生 成和棊于泄漏故障模型的测试生成。iddq测试的优点是它与故障在电路中的位置

13、无关，并 且测试成本很低；但是必须要选择合适的测试手段，i佃且对于深亚微米技术来讲，由于亚阈 值元件的增加，静态电流已高得不可区分。而iddq测试的关键问题正是如何从量值上区 分正常电路的电流和有缺陷电路的电流。随着截止电流的增加，无故障电路的静态电流与有 故障电路的静态电流之间差距变小。为了使得电流测试适应工艺发展的需要，关键的一点是 控制截止电流。3.4模拟和混合信号测试为了减小封装和装配成本，设计者经常将模拟和数字器件集成在同一新芯片上，但是山于模 拟电路参数是连续的范围以及缺乏好的町接受的故障模型，它也不町能像数字电路那样划 分为若干个独立的模块分别测试，故模拟测试比数字测试更加困难，

14、混合信号的测试成木成 为更严重的问题。为了满足模拟和混合信号测试需求，ieee制定了模拟和数模混合信号测 试总线标准ieee 1149.4,它同ieee 1149.1标准兼容，一方面实现数模混合芯片z问的导 通测试，另一方血也可对数模混合芯片的内部电路以及同其和连的外部元件进行测试。另外, 我们也可以采川可测性设计技术来提高测试效率。当前模拟信号测试主要是釆川基于dsp 的模拟测试仪施加基于dsp功能测试矢疑进行的，但也血临着人量的测试矢量和非常长的 测试时间的问题，因此，基于故障模型的模拟电路故障模拟和自动测试欠屋生成方法在工业 上逐渐被接受。这种基于模型的模拟信号测试获得了缩愆测试矢虽数的

15、机会，可以作为传统 方法的补充。3.5系统测试随着集成电路深亚微米制造技术和设计技术的迅速发展，将整个系统集成在一块芯片上 （soc）已经成为可能。soc通常是由来自不同厂商的各种ip核构成，因此它的测试不可能 象一般芯片那样整体测试，而是对嵌入其屮的各个ip核分别测试。由于存在知识产权的问 题，故对soc的测试逐渐成为其发展的瓶颈。为此jeee提出了嵌入式核测试标准p1500, 作为ip核开发者和ip核集成者z间的桥梁。对于ip核的测试，我们可以分为数字逻辑 核的测试、存储器核的测试、模拟/混合信号电路核的测试，以及微处理器核的测试。对于 不同类型的核都冇其特定的内建自测试或边界扫面的可测性

16、设计方案，更冇利于我我们对 核测试的实现。4. vlsi测试的未來在过去的10年中，电子系统的设计和集成取得了快速的发展，对复杂系统的设计能力正在 很快地超过验证测试能力，这需要测试工程师不断并及时的弥补这种不足。现在vlsi技术 正飞速发展，芯片时钟频率的提升使得全速测试更加困难，而能与被测器件工作频率相同或 更高的口动测试设备（ate）是相当昂贵的，这使得ate的更新速度总是不及被测系统频 率捉高的速度成为半导体产业一直面临的典型问题。芯片时钟频率的提升还会带來工作在 ghz频率范围的芯片必须进行的电磁干扰（emi ）测试。vlsi芯片上晶体管密度的增长 使得测试更加复杂，首先是芯片的内部模块变得难以访问，此外芯片子集z间的测试存在着 相互干扰。据相关统计数据表明，测试的复杂度每56年增加一倍。芯片功率密度的增 加也会对测试造成重要影响。验证测试必须检查由于过量电流引起的电源总线超载，这种 超载可能导致芯片烧毁，也可能山于金属迁移导致芯片的电源总线烧毁。测试矢量的应用可 能产生过聚功耗，并烧毁芯片。特征尺寸的缩小容观上要求降