姜书艳 数字逻辑设计及应用 19

1、1 1chapter 7 sequential logic design chapter 7 sequential logic design principlesprinciples( ( 时序逻辑设计原理时序逻辑设计原理 ) ) latches and flip-flops (锁存器和触发器锁存器和触发器 ) clocked synchronous state-machine analysis (同步时序分析同步时序分析) clocked synchronous state-machine design (同步时序设计同步时序设计)digital logic design and appli

2、cation ( (数字逻辑设计及应用数字逻辑设计及应用) )2 2hdlhdl语言相关网站语言相关网站互动教学空间（教师社区）互动教学空间（教师社区） -网络学堂网络学堂-通信与信通信与信息工程学院息工程学院 0195-asic设计设计 -李广军李广军95/wlxt/course.aspx?courseid=0195互动教学空间（教师社区）互动教学空间（教师社区） -网络学堂网络学堂-电子工程电子工程学院学院 -0124-数字系统数字系统eda技术技术- 沈晓峰沈晓峰 95/wlxt/course.aspx?cour

3、seid=0124-授课教案授课教案 -教学录像教学录像 3 3锁存器与触发器锁存器与触发器qqlrsqqls_lr_lsrcdc具有使能端的具有使能端的s-r锁存器锁存器s-r锁存器锁存器d锁存器锁存器s-r锁存器锁存器有约束条件有约束条件review of last class (review of last class (内容回顾内容回顾) )digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )4 4clkqqld利用与非门传输门实现利用与非门传输门实现 主从结构主从结构positive-edge-triggered

4、d flip-floppositive-edge-triggered d flip-flop( (具有预置和清零端的正边沿具有预置和清零端的正边沿d d触发器触发器) )pr_lclr_lprd q clk qclr pr（preset）、）、clr（clear）相当于：相当于： s（set） 、 r（reset）通常用于初始化电路状态、测试等通常用于初始化电路状态、测试等digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )5 5具有预置和清零端的正边沿具有预置和清零端的正边沿d d触发器时序图触发器时序图clkpr_lcl

5、r_lqldigital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )6 6维持阻塞结构维持阻塞结构d d触发器触发器digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )7 7negative-edge-triggered d flip-flopnegative-edge-triggered d flip-flop( (负边沿触发的负边沿触发的d d触发器触发器) )d qc qd qc qqqndclkd q clk qd qc qd qc qqqldclk正边

6、沿触发正边沿触发digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )8 82-input 2-input multiplexermultiplexer(2(2选选1 1多路复用器多路复用器) )d flip-flop with enabled flip-flop with enable( (具有使能端的具有使能端的d d触发器触发器) )d q clk qdenclkqqlen有效（有效（=1） 选择外部选择外部d输入输入en无效（无效（=0） 选择触发器当前的输出选择触发器当前的输出d qen clk qlogic sym

7、bol(逻辑符号逻辑符号)digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )9 9scan flip-flop (scan flip-flop (扫描触发器扫描触发器) )function table (功能表功能表)：figure 7-22(b)d q clk qdteclkqqlti te = 0 正常操作正常操作 q=d te = 1 进入测试模式进入测试模式测试使能端测试使能端 测试输入端测试输入端 d teti clk qqlogic symbol(逻辑符号逻辑符号)digital logic design an

8、d application ( (数字逻辑设计及应用数字逻辑设计及应用) )1010te = 0 正常操作正常操作te = 1 进行测试进行测试每个触发器的输出端每个触发器的输出端q都与后一个触发器的都与后一个触发器的ti端连接端连接tin 端扫入一组测试向量（需若干个时钟触发沿）端扫入一组测试向量（需若干个时钟触发沿）再经过若干个时钟的正常操作（再经过若干个时钟的正常操作（te=0）可以在可以在to端观察（扫出）电路的新状态端观察（扫出）电路的新状态tinclktetodigital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )1

9、1 11利用触发器作为移位寄存器（图利用触发器作为移位寄存器（图1 1）思考：能否将触发思考：能否将触发器改为锁存器器改为锁存器( (图图2)2)dclkq1qd qc qd qc qqdclklatchlatch（图（图2 2）q1d q clk qd q clk qqdclkf / ff / f（图（图1 1）q1applications of flip-flops applications of flip-flops ( (触发器的应用触发器的应用) )digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )1212mas

10、ter/slave s-r flip-flopmaster/slave s-r flip-flop( (主从式主从式s-rs-r触发器触发器) )s qcr qs qcr qcsrqqnscrqq回顾：有使能端的回顾：有使能端的s-r锁存器锁存器 c的有效电平期间，输入直接改变触发器的状态的有效电平期间，输入直接改变触发器的状态 输入信号需要遵守约束条件输入信号需要遵守约束条件希望输出在一个时钟周期内只变化一次希望输出在一个时钟周期内只变化一次 采用主从结构采用主从结构digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )13

11、13亚亚 稳稳 态态主锁存主锁存器输出器输出主从式主从式s-rs-r触发器的内部时序触发器的内部时序暂时忽略延迟时间等动态特性暂时忽略延迟时间等动态特性c 亚亚 稳稳 态态digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )1414亚亚 稳稳 态态是不是边沿触发？是不是边沿触发？c 亚亚 稳稳 态态虽然输出在一个时钟周期只可能变化一次虽然输出在一个时钟周期只可能变化一次但不能算是边沿触发但不能算是边沿触发digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )

12、1515scrqqd qc qd qc qqqndclkd q clk q思考：同样是主从结构，思考：同样是主从结构， 为什么由为什么由d d锁存器构成的可以称为边沿锁存器构成的可以称为边沿d d触发器，触发器， 而由而由s-rs-r锁存器构成的不能称为边沿锁存器构成的不能称为边沿s-rs-r触发器？触发器？s qcr qcsrqqls qcr q延迟输出延迟输出c c无效时输出变化无效时输出变化动态输入指示动态输入指示边沿触发边沿触发digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )1616master/slave j-

13、k flip-flopmaster/slave j-k flip-flop( (主从式主从式j-kj-k触发器触发器) )消除主从消除主从s-rs-r触发器存在的约束条件触发器存在的约束条件利用反馈消除主从利用反馈消除主从s-rs-r触发器存在的约束条件触发器存在的约束条件qn+1 = s + rqsr = 0（约束条件约束条件）主从主从s-r触发器特征方程触发器特征方程s qcr qcsrqqls qcr qs = jqr = kq总满足总满足 sr=0jkcdigital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )1717消除

14、主从消除主从s-rs-r触发器存在的约束条件触发器存在的约束条件利用反馈消除主从利用反馈消除主从s-rs-r触发器存在的约束条件触发器存在的约束条件qn+1 = s + rqsr = 0（约束条件约束条件）主从主从s-r触发器特征方程触发器特征方程s = jqr = kq总满足总满足 sr=0qn+1 = s + rq = jq + (kq)q = jq + (k+q)q = jq + kq主从主从j-k触发器特征方程触发器特征方程q 当前状态（原态、现态）当前状态（原态、现态）q* 下一状态（新态、次态）下一状态（新态、次态）q* = jq + kq q* = s + rq master/s

15、lave j-k flip-flopmaster/slave j-k flip-flop( (主从式主从式j-kj-k触发器触发器) )digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )1818j k q0 0 0 11 01 1保持保持清清0置置1翻转翻转功能表功能表jckqqlogic symbol(逻辑符号逻辑符号)cjqmqk01c=1期间，期间，j的变化只引起的变化只引起qm改变一次改变一次1 箝位箝位s qcr qqqls qcr qjkc主主 从从qmfunction tabledigital logic d

16、esign and application ( (数字逻辑设计及应用数字逻辑设计及应用) )1919j k q0 0 0 11 01 1保持保持清清0置置1翻转翻转功能表功能表jckqq逻辑符号逻辑符号ckqmqj10c=1期间期间j,k的变化可的变化可能引起能引起qm的的变化，但只变化，但只能改变一次能改变一次0 箝位箝位s qcr qqqls qcr qjkc主主 从从qmdigital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2020j和和k输入在输入在c=1期间保持不变期间保持不变每个每个c c周期的高电平阶段关心输入端

17、周期的高电平阶段关心输入端j j、k k的变化；的变化；每个每个c c周期的低电平阶段关心触发器状态周期的低电平阶段关心触发器状态q q的变化。的变化。010100011110digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2121具有多输入端的具有多输入端的j-kj-k触发器触发器s qcr qqqls qcr qj2k1c主主 从从qmj1k2j = j1j2k = k1k2digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2222edge-tr

18、iggered j-k flip-flopedge-triggered j-k flip-flop( (边沿边沿j-kj-k触发器触发器) )q* = d = jq + kq时钟上升沿（正边沿）有效时钟上升沿（正边沿）有效不会出现不会出现“箝位箝位”现象现象jkclkqqld qclkdigital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2323利用门电路传输延迟时间的边沿利用门电路传输延迟时间的边沿j-kj-k触发器触发器两个与或非门组成基本两个与或非门组成基本rsrs触发器触发器门门g g3 3g g4 4的传输延迟时间大

19、于基本的传输延迟时间大于基本rsrs触发器的翻转时间触发器的翻转时间digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2424s qcr qqqls qcr qj2k1c主主 从从qmj1k2s qcr qqqls qcr qjkc主主 从从qmmaster/slave j-k flip-flop（主从（主从j-kj-k触发器）触发器）digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2525edge-triggered j-k flip-floped

20、ge-triggered j-k flip-flop( (边沿边沿j-kj-k触发器触发器) )q* = d = jq + kq时钟上升沿（正边沿）有效时钟上升沿（正边沿）有效不会出现不会出现“箝位箝位”现象现象jkclkqqld qclkdigital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2626t flip-flop (tt flip-flop (t触发器触发器) )在每个时钟脉冲有效沿都会改变状态（翻转）在每个时钟脉冲有效沿都会改变状态（翻转）qqtt（toggle）触发器触发器en qt q具有使能端的具有使能端的t

21、触发器触发器tqdigital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2727use a d/j-k flip-flop to design a t flip-flop (use a d/j-k flip-flop to design a t flip-flop (利利用用d d、j-kj-k触发器实现触发器实现t t触发器触发器) )利用利用d触发器实现触发器实现 d：q* = d t：q* = q d = q利用利用j-k触发器实现触发器实现 jk：q* = jq + kq t：q* = q j = k = 1tqqnd

22、q clk qtqqnj qclk k q1digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2828possible circuits for a t flip-flop with enablepossible circuits for a t flip-flop with enable( (具有使能端的具有使能端的t t触发器的可能电路触发器的可能电路) )t：q* = enq + enq01en维持维持 q翻转翻转 qq* 功能表功能表jk：q* = jq + kqd：q* = ddigital logic desi

23、gn and application ( (数字逻辑设计及应用数字逻辑设计及应用) )2929other structure flip-flopsother structure flip-flops( (其他结构的触发器其他结构的触发器) )维持阻塞结构维持阻塞结构利用门电路传输延迟时间的边沿利用门电路传输延迟时间的边沿j-kj-k触发器触发器jclkkqlqprlclrlclkdqqldigital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )3030锁存器与触发器小结锁存器与触发器小结锁存器和触发器锁存器和触发器 电平有效和边沿

24、有效的区别电平有效和边沿有效的区别按照逻辑功能的不同特点，通常可分为按照逻辑功能的不同特点，通常可分为s-r触发器（锁存器）触发器（锁存器）d触发器（锁存器）触发器（锁存器）j-k触发器触发器t触发器触发器每种触发器的每种触发器的功能表功能表特征方程特征方程状态图状态图digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )3131s-r flip-flops (latches)s-r flip-flops (latches)scrqq时钟时钟s-r锁存器锁存器0 00 11 01 1s r维持维持清清 0置置 10*q功功 能

25、能 表表0 00 11 01 1s r维持维持清清 0置置 11*q功功 能能 表表主从主从s-r触发器触发器scrqq1 11 00 10 0sl rl维持维持清清 0置置 11*q0 1*0基本基本s-r锁存器锁存器s qr q（或非门）（或非门）s qr q（与非门）（与非门）digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )32320 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1s_l r_l1*1*110001qnqn+1低电平有效低电平有效s-r锁存器锁存器状态转移真值表状态转移

26、真值表11000101 00 01 11 10qns_lr_lqn+1q* = s_l + r_lq = s+ rq约束条件：约束条件：s_l + r_l = 1 s+r=1 sr=0特征特征方程方程q* = s+ rqsr=0（约束条件）约束条件）digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )33330 00 11 01 1s r维持维持01 1*q 功能表功能表状态图状态图01s=1,r=0s=0,r=1s=xr=0s=0r=x特征方程特征方程q* = s+ rqsr=0（约束条件）约束条件）digital log

27、ic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )s-r flip-flops (latches)s-r flip-flops (latches)3434j-k flip-flopj-k flip-flop0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1j k01001110qnqn+1状态转移真值表状态转移真值表维持维持清清0置置1翻转翻转0001111001 00 01 11 10qnjkqn+1特征方程特征方程q* = jq + kqdigital logic design and application

28、( (数字逻辑设计及应用数字逻辑设计及应用) )35350 00 11 01 1j k维持维持清清 0置置 1翻转翻转q*功能表功能表特征方程特征方程q* = jq + kq状态图状态图01j=1,k=xj=x,k=1j=xk=0j=0k=xdigital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )j-k flip-flopj-k flip-flop3636状态图状态图d flip-flops (latches)d flip-flops (latches) 特征方程：特征方程：q* = d01d=1d=0d=1d=0有使能端得有使

29、能端得d触发器：触发器：q* = end + enq digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )3737t flip-flopt flip-flop 特征方程：特征方程：q* = qqqt有使能端的有使能端的t触发器：触发器： q* = enq + enq en qt q说明：说明： 传统中文教材中认为传统中文教材中认为 t 触发器的特征方程为：触发器的特征方程为： q* = tq + tq digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )3

30、838不同类型触发器间的相互转换不同类型触发器间的相互转换利用利用d d触发器实现触发器实现s-rs-r触发器触发器j-kj-k触发器触发器t t触发器触发器利用利用j-kj-k触发器实现触发器实现s-rs-r触发器触发器d d触发器触发器t t触发器触发器digital logic design and application ( (数字逻辑设计及应用数字逻辑设计及应用) )3939关于电路结构和逻辑功能关于电路结构和逻辑功能同一逻辑功能的触发器可用不同电路结构实现同一逻辑功能的触发器可用不同电路结构实现主从结构的主从结构的d d触发器、维持阻塞结构的触发器、维持阻塞结构的d d触发器触发器用同一电路结构可做成不同逻辑功能的触发器用同一电路结构可做成不同逻辑功能的触发器维持阻塞结构的：维持阻塞结构的：d d触发器、触发器、j-kj-k触发器触发器电路构成的不同形式电路构成的不同形式下一状态下一状态q* 与与现态现态q及输入之间及输入之间在稳态下的逻辑关系在稳态下的逻辑关系digital logic design and application (