《超大规模集成电路设计导论》第4章：逻辑设计技术

1、2021/8/141 第四章第四章 逻辑设计技术逻辑设计技术 清华大学计算机系 2021/8/142 第一节第一节 MOS管的串、并联特性管的串、并联特性 晶体管的驱动能力是用其导电因子来表示的，值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？一、两管串联： Vd Vs Ids eff Vg T1 1 T2 2 Vs Vd Vg Vm 2021/8/143设：Vt相同，工作在线性区。将上式代入（1）得：由等效管得：)1 (2211VDVTVGVMVTVGIDS)2(2222VMVTVGVSVTVGIDSVDVTVGVSVTVGVMVTVGIDSIDS221122122

2、21)3(2221121VDVTVGVSVTVGIDS)4(22VDVTVGVSVTVGeffIDS2021/8/144比较（3）（4）得： 同理可推出N个管子串联使用时，其等效增益因子为：2112effNiieff1112021/8/145二、两管并联二、两管并联： 同理可证，N个Vt相等的管子并联使用时： )(2121VVVVVVIIIDTG2STG2DSDSDS2122effDTGSTGeffDSVVVVVVINiieff1 Vd Vs Ids eff Vg T1 1 T2 2 Vs Vd Vg Vg 2021/8/146 第二节第二节 各种逻辑门的实现各种逻辑门的实现一、与非门：一、与

3、非门：baXVddVssXba2021/8/147与非门电路的驱动能力与非门电路的驱动能力 在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在各种工作条件下，各个逻辑门的驱动能力至少不低于标准反相器的驱动能力。 设：标准反相器的导电因子为：n=p V0VddVssViTpTn2021/8/148设：与非门的导电因子为：n1=n2=n p1=p2=p（1）a，b=1，1时，下拉管的等效导电因子：effn=n/2（2）a，b=0，0时，上拉管的等效导电因子：effp=2p（3）a，b=1，0或0，1时，上拉管的等效导电因子：effp=p综合

4、以上情况，驱动能力最低的工作情况是（1）（3），应使： effp=p =p ；effn=n =n/2 即要求p管的沟道宽度比n管大1.25倍以上。VddVssXba25.15 .25 .022/)()(2/)(pnnWpWnLWoxCnpLWoxCppnLWoxCnp即2021/8/149二、或非门二、或非门：baX Vdd Vss X b a Tp2 Tp1 Tn1 Tn2 2021/8/1410设：或非门的导电因子为：n1=n2=n p1=p2=p(1)当a，b=0，0 时，上拉管的等效导电因子：effp=p/2(2)当a，b=1，1时，下拉管的等效导电因子：effn=2n(3)当a，b=

5、1，0或0，1时，下拉管的等效导电因子：effn=n综合以上情况，在驱动能力最低的工作情况（1）（3），应使：effp=p/2=p ；effn=n=n即： p=2n 所以 Wp/Wn=2n/p 22.5=5 即要求p管的宽度要比n管宽度大5倍。VddVssXbaTp2Tp1Tn1Tn22021/8/1411三、三、CMOSCMOS与或非门与或非门:cdabXxVssacbdVddabcd2021/8/1412(1)a,b,c,d=0,0,0,0 时：effp=p(2)a,b,c,d=1,1,1,1时： effn=n(3)a,b,c,d有一个为1时：effp=2p/3(4)a,b,c,d=1,1

6、,0,0 或 a,b,c,d=0,0,1,1时： effn=n/2(5)a,b,c,d=0,1,0,1或 1,0,1,0或 0,1,1,0或 1,0,0,1时： effp=p/2综合以上情况，在驱动能力最低的工作情况（4）（5），应使： effp=p/2=p effn=n/2=n 则： Wp/Wn=n/p2.5xVssacbdVddabcd2021/8/1413四、四、CMOS传输门传输门（1）单管传输门 一个MOS管可以作为一个开关使用，电路中Cl是其负载电容。 当Vg=0时，T截止，相当于开关断开。 当Vg=1时，T导通，相当于开关合上。VgViTClVoVo/（Vg-Vt）11Vi/（V

7、g-Vt）Vo=Vg-Vt2021/8/1414 ViVg-Vt时：输入端处于开启状态，设初始时Vo=0，则Vi刚加上时，输出端也处于开启状态，MOS管导通，沟道电流对负载电容Cl充电，至Vo=Vi。 ViVg-Vt时：输入沟道被夹断，设此时VoVg-Vt，则Vi刚加上时，输出端导通，沟道电流对Cl充电，随着Vo的上升，沟道电流逐渐减小，当Vo=Vg-Vt时，输出端也夹断，MOS管截止，Vo保持Vg-Vt不变。综上所述： ViVg-Vt时，MOS管无损地传输信号 ViVg-Vt时，Vo=Vg-Vt信号传输有损失，为不使Vo有损失需增大Vg。2021/8/1415（2）CMOS传输门 为了解决N

8、MOS管在传输时的信号损失，通常采用CMOS传输门作为开关使用。它是由一个N管和一个P管构成。工作时，NMOS管的衬底接地，PMOS管的衬底接电源，且NMOS管栅压Vgn与PMOS管的栅压Vgp极性相反。ViVoVgnVddVgp2021/8/1416 Vgp=1，Vgn=0时：双管截止，相当于开关断开； Vgp=0，vgn=1时：双管有下列三种工作状态：ViVgn+Vtn N管导通， Vi Vgp+|Vtp| P管截止， Vi通过n管对Cl充电至：Vo=ViViVgp+|Vtp| P管导通， Vi通过双管对Cl充电至：Vo=ViVi Vgn+Vtn N管截止， Vi Vgp+|Vtp| P管

9、导通。 Vi通过P管对Cl充电至：Vo=Vi 通过上述分析，CMOS传输门是较理想的开关，它可将信号无损地传输到输出端。2021/8/14170 1 2 3 4 5 Vi Vo 5 4 3 2 1 双管通 N管通 P管通 传输门特性传输门特性2021/8/1418五、异或门与同或门五、异或门与同或门（1）异或门：bababaXabVddVssabxVssabVddababab2021/8/1419（2）同或门：BABAABX A Vdd B X T6 T2 T1 T3 T4 T7 T5 2021/8/1420 T6、T7总是导通的： A B X 0 0 1 1 0 0 0 1 0 1 1 1

10、A,B=0,0时：T1,T2,T3,T4关，T5通，Vdd通过T7充电，X=1； A,B=1,0时：T1,T3关，T2,T4通，T5通，T7,T5,T4形成通路，X=0； A,B=0,1时：T1,T3通，T2,T4关，T5通，T7,T5,T3形成通路，X=0； A,B=1, 1时：T1,T2,T3,T4通，T5关，Vdd通过T7充电，X=1。AVddBXT6T2T1T3 T4T7T52021/8/1421 第三节第三节 可编程逻辑器件可编程逻辑器件 数字系统的组成部件ASSP: Application-Specific-Standard-ProductASIC: Application-Spe

11、cific-Integrated-CircuitPLD: Programmable Logic Device2021/8/1422可编程逻辑器件分类可编程逻辑器件分类 互连特性：确定型和统计型 可编程特性 一次编程熔丝或逆熔丝 EPROM结构 EEPROM 、FLASH SRAM 结构的复杂程度 PLD、CPLD、FPGA 2021/8/1423 PLAPLA设计方法：设计方法： （1）把功能表转化成表达式，并把原表达式中的最小项归并简化。 功能表功能表 A B C Z1 Z2 Z3 Z40 0 01 0 00 1 01 1 0 0 0 11 0 10 1 11 1 1 0 1 0 1 0 1

12、 0 1 0 1 0 1 1 1 0 1 0 0 0 0 1 1 0 0 0 0 1 0 1 0 0 02021/8/1424ABCCBCBCBAABCCBACABCBAZ)(1CBAAABCCBACBACABCBAZ2CBCBACBAZ3CBACBAZ42021/8/1425（2）对上式各乘积项进行编号，形成“与”阵列。AAR1CBCBR2CBACBAR3CBACBAR42021/8/1426（3）改写输出表达式，形成“或”阵列RRZ111RRRRZ31312RRZ223RRRRZ434342021/8/1427（4）画电路图 （5）设计版图2021/8/1428 第四节第四节 触发器触发器

13、（FlipFlop） 触发器用于寄存信息，它分为以下三大类：（1）静态触发器：信息寄存是依靠具有反相功能的门电路的直流交叉偶合来实现。当时钟禁止时，触发器的输出电平保持不变。（2）动态触发器：信息寄存是利用栅电容的电荷存储来实现。当时钟禁止时，触发器输出逻辑状态将被破坏。（3）准静态触发器：信息寄存主要依靠静态触发器中的直流交叉偶合来实现，但有少部分时间用了动态电路中栅电容的电荷存储效应来实现信息保持。2021/8/1429（1）静态触发器VddSRCPQnQnCPSRQn+10 Qn100Qn1011011001111不定 不定Qn 1QnQn2021/8/1430（2）动态触发器：VddI

14、0CPDQCCPDQI02021/8/1431VddT3CPDQC1C2T1T2CPDQ改进的动态触发器2021/8/1432（3）准静态触发器： Vdd D Q 1 T1 Q T4 T3 T6 T5 2 T2 采样 1 2 D Q 电荷 保持 电荷 保持 偶合 保持 2021/8/1433 第五节第五节 存储器存储器（Memory） 存储器是用来存储信息的，它分为以下两大类：（1）只读存储器ROM：使用时只能读出信息。掩膜MROM：制造时写入信息。可编程PROM：使用前用户写入信息，写入后不能改写。可擦除EPROM，EEPROM：使用前用户写入信息，写入后能改写。2021/8/1434（2）

15、随机存储器RAM：使用时可读写信息。动态随机存储器DRAM：用管子少，面积小，功耗低。信号需要再生。静态随机存储器SRAM：信号不需要再生，抗干扰能力强。用管子多，面积大，功耗大。2021/8/1435（一）动态随机存储器（一）动态随机存储器DRAM最简单的DRAM存储单元是单管单元，它由一个晶体管与一个和源极相连的电容构成。单元写入过程：单元写入过程：字线为高，数据线为低：写“1” 数据线为高：写“0”单元读出过程：单元读出过程：字线为高，数据线预冲电至高， Cs上有电荷：读出“1” Cs上无电荷：读出“0” 字线（选择线） 位线（数据线） T CD Cs Vdd 2021/8/1436特点

16、：特点：（1）位线的寄生电容CD较大：Cs/CD大约1/10。根据电荷守恒原理： VD是很小的，数据线上读出要用灵敏放大器。（2）读出是破坏性的，读出后要对单元进行再生。（3）线路简单，单元占面积小，速度快。CCsCsVsVCsVsCCsVDDDD)(2021/8/1437（二）静态随机存储器（二）静态随机存储器SRAM Vdd 位线 位线 列选择线 T5 T6 字选择线 T1 T2 T4 T3 读放 T8 T7 2021/8/1438T1T4 交叉耦合静态触发器：存储信息。T5T6把触发器与字线、位线连接起来。字线不选中：字线不选中：T5、T6截止，存储单元处于保持状态。 字线选中：字线选中： T5、T6导通，如列线选中单元，T7、T8导通，单元状态经过T7、T8传至读出放大器或写入信息经过T7、T8、T5、T6进入静态触发器。2021/8/1439（三）掩膜只读存储器（三）掩膜只读存储器MROM 全固定式MROM，把信息预先放到生产过程中所使用的掩膜版中。这种存储器的写入准确性和稳定性都很高，适合与大批量生产。 MROM的存储单元由两种类型单元构成： 低开启电压的存储单元，存“1” 高开启电压的存储单元，存“0”2021/8/1440 MROM的存储单元的存储单元 W0 W1 W2 W3 VG