基于libero的数字逻辑设计仿真及验证实验

1、精选优质文档-倾情为你奉上 计算机_学院_专业_班_组学号_姓名_协作者_ 教师评定_实验题目_基于Libero的数字逻辑设计仿真及验证实验_1、 熟悉EDA工具的使用；仿真基本门电路。2、 仿真组合逻辑电路。3、 仿真时序逻辑电路。4、 基本门电路、组合电路和时序电路的程序烧录及验证。5、 数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。二

2、、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC00代码-与非/ HC00.vmodule HC00(A,B,Y);input 4:1A

3、,B;output 4:1Y;assign Y=(A&B);endmodule/74HC00测试平台代码/ test.vtimescale 1ns/1nsmodule test1();reg 4:1a,b;wire 4:1y;HC00 u1(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<&l

4、t;1;endendmodule/74HC02代码-或非/ HC02.vmodule HC02(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=(A|B);endmodule/74HC02测试平台代码/ test.vtimescale 1ns/1nsmodule test2();reg 4:1a,b;wire 4:1y;HC02 u2(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;

5、b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule/74HC04代码-非/ HC04.vmodule HC04(A,Y);input 6:1A;output 6:1Y;assign Y=A;endmodule/74HC04测试平台代码/ test.vtimescale 1ns/1nsmodule test3();reg 6:1a;wire 6:1y;HC04 u3(a,y);initialbegina=4'b;#10 a=a<<1;#10 a=a<<1;#10

6、 a=a<<1;#10 a=a<<1;#10 a=a<<1;endendmodule/74HC08代码-与/ HC08.vmodule HC08(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A&B;endmodule/74HC08测试平台代码/ test.vtimescale 1ns/1nsmodule test4();reg 4:1a,b;wire 4:1y;HC08 u4(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10

7、b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule/74HC32代码-或/ HC32.vmodule HC32(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A|B;endmodule/74HC32测试平台代码/ test.vtimescale 1ns/1nsmodule test5();reg 4:1a,b;wire 4:1y;HC32 u5(a,b,y);init

8、ialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule/74HC86代码-异或/ HC86.vmodule HC86(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=AB;endmodule/74HC86测试平台代码/ test.vtimescale 1ns/

9、1nsmodule test6();reg 4:1a,b;wire 4:1y;HC86 u6(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule2、 第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，

10、对窗口截图。后面实验中的仿真使用相同方法处理）异或门：3、 综合结果。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少？输出信号有延迟，延迟时间为300ps。5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。输出信号有延迟，延迟时间是4200ps。没有出现竞争冒险。2、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC

11、148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数

12、相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。5、74HC4511设计成扩展型的，即能显示数字09、字母af。6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任选一个）的综合结果，以及相应的仿真结果。1、所有模块及测试平台代码清单/74HC148代码/HC148.vmodule HC148(DataIn,EO,Dataout);input 7:0 DataIn;output EO;output 2:0 Dataout;reg 2:0 Dataout;reg EO;

13、integer I;always (DataIn)beginDataout=0;EO=1;for(I=0;I<8;I=I+1)beginif(DataInI)beginDataout=I;EO=0;endendendendmodule/74HC148测试平台代码/ test148.vtimescale 1ns/1nsmodule test148;reg 7:0 in;wire 2:0 out;wire EO;initialbeginin=;repeat(9)#20 in=in<<1;endHC148 u148(in,EO,out);endmodule/74HC138代码/HC

14、138.vmodule HC138(A,B,C,G1,G2AN,G2BN,Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0);input A,B,C;input G1,G2AN,G2BN;output Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0;wire Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0;reg 7:0 Eq;wire 7:0 EqN;wire 2:0DataIn;assign EqN=Eq;assign DataIn0=A;assign DataIn1=B;assign DataIn2=C;always (DataIn or G1 or G2AN or G2BN)begini

15、f(!G1)Eq=8'b;else if(!(G2AN&G2BN)Eq=8'b;else Eq=1'b1<<DataIn;endassign Y0=EqN0;assign Y1=EqN1;assign Y2=EqN2;assign Y3=EqN3;assign Y4=EqN4;assign Y5=EqN5;assign Y6=EqN6;assign Y7=EqN7;endmodule/74HC138测试平台代码/ test138.vtimescale 1ns/10psmodule test138;reg A,B,C;reg G1,G2AN,G2BN;

16、wire Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7;initialbeginA=0;repeat(20)#20 A=$random;endinitialbeginB=0;repeat(20)#20 A=$random;endinitialbeginC=0;repeat(20)#20 A=$random;endinitialbeginG1=0;#40 G1=1;endinitialbeginG2AN=0;#25 G2AN=1;endinitialbeginG2BN=0;#45 G2BN=1;endHC138 u138(.A (A),.B (B),.C (C),.G1 (G1),.G2AN

17、(G2AN),.G2BN (G2BN),.Y0 (Y0),.Y1 (Y1),.Y2 (Y2),.Y3 (Y3),.Y4 (Y4),.Y5 (Y5),.Y6 (Y6),.Y7 (Y7);endmodule/74HC153代码/HC153.vmodule HC153(C0,C1,C2,C3,A,B,Y,G);input C0,C1,C2,C3,A,B,G;output Y;reg Y;always (C0 or C1 or C2 or C3 or A or B)beginif(G) Y=0;elsecase(A,B)0:Y=C0;1:Y=C1;2:Y=C2;3:Y=C3;default:Y=1&#

18、39;bx;endcaseendendmodule/74HC153测试平台代码/ test153.vtimescale 1ns/1nsmodule test153;reg C0,C1,C2,C3;reg A,B,G;wire Y;initialbeginG=1;repeat(20)#20 G=0;endinitialbeginA=0;repeat(20)#20 A=$random;endinitialbeginB=0;repeat(20)#20 B=$random;endinitialbeginC0=0;repeat(20)#20 C0=$random;endinitialbeginC1=0;

19、repeat(20)#20 C1=$random;endinitialbeginC2=0;repeat(20)#20 C2=$random;endinitialbeginC3=0;repeat(20)#20 C3=$random;endHC153 u153(.C0 (C0),.C1 (C1),.C2 (C2),.C3 (C3),.G (G),.A (A),.B (B),.Y (Y);endmodule/74HC85代码/HC85.vmodule HC85(A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEB);input A3,A2,A1,

20、A0,B3,B2,B1,B0,IAGB,IASB,IAEB;output QAGB,QASB,QAEB;reg QAGB,QASB,QAEB;wire 3:0DataA,DataB;assign DataA0=A0;assign DataA1=A1;assign DataA2=A2;assign DataA3=A3;assign DataB0=B0;assign DataB1=B1;assign DataB2=B2;assign DataB3=B3;always (DataA or DataB)beginif(DataA>DataB)beginQAGB=1;QASB=0;QAEB=0;e

21、ndelse if(DataA<DataB)beginQASB=1;QAGB=0;QAEB=0;endelse if(IAGB&!IASB&!IAEB)beginQAGB=1;QASB=0;QAEB=0;endelse if(!IAGB&IASB&!IAEB)beginQASB=1;QAGB=0;QAEB=0;endelse if(IAEB)beginQAEB=1;QASB=0;QAGB=0;endbeginif(DataA=DataB)if(IAGB&IASB&!IAEB)begin QAGB=0;QASB=0;QAEB=0;endif(

22、!IAGB&!IASB&!IAEB)begin QAGB=1;QASB=1;QAEB=0;endendendendmodule/74HC85测试平台代码/ test85.vtimescale 1ns/1nsmodule test85;reg A3,A2,A1,A0,B3,B2,B1,B0;reg IAGB,IASB,IAEB;wire QAGB,QASB,QAEB;initialbeginA3=0;repeat(20)#20 A3=$random;endinitialbeginA2=0;repeat(20)#20 A2=$random;endinitialbeginA1=0;r

23、epeat(20)#20 A1=$random;endinitialbeginA0=0;repeat(20)#20 A0=$random;endinitialbeginB3=0;repeat(20)#20 B3=$random;endinitialbeginB2=0;repeat(20)#20 B2=$random;endinitialbeginB1=0;repeat(20)#20 B1=$random;endinitialbeginB0=0;repeat(20)#20 B0=$random;endinitialbeginIAGB=0;repeat(10)#40 IAGB=$random;en

24、dinitialbeginIASB=0;repeat(10)#40 IASB=$random;endinitialbeginIAEB=0;repeat(10)#40 IAEB=$random;endHC85 u85(.A3 (A3),.A2 (A2),.A1 (A1),.A0 (A0),.B3 (B3),.B2 (B2),.B1 (B1),.B0 (B0),.IAGB (IAGB),.IASB (IASB),.IAEB (IAEB),.QAGB (QAGB),.QASB (QASB),.QAEB (QAEB);Endmodule/74HC283代码/HC283.vmodule HC283(A3

25、,A2,A1,A0,B3,B2,B1,B0,Sigma3,Sigma2,Sigma1,Sigma0,C0,C4);input A3,A2,A1,A0,B3,B2,B1,B0;input C0;output Sigma3,Sigma2,Sigma1,Sigma0;output C4;reg C4;reg3:0Sigma;wire3:0DataA,DataB;assign DataA0=A0;assign DataA1=A1;assign DataA2=A2;assign DataA3=A3;assign DataB0=B0;assign DataB1=B1;assign DataB2=B2;as

26、sign DataB3=B3;always (DataA or DataB or C0)beginC4,Sigma=DataA+DataB+C0;endassign Sigma0= Sigma0;assign Sigma1= Sigma1;assign Sigma2= Sigma2;assign Sigma3= Sigma3;endmodule/74HC283测试平台代码/ test283.vtimescale 1ns/10psmodule test283;reg A3,A2,A1,A0,B3,B2,B1,B0;reg C0;wire Sigma3,Sigma2,Sigma1,Sigma0;w

27、ire C4;initialbeginA3=0;repeat(20)#20 A3=$random;endinitialbeginA2=0;repeat(20)#20 A2=$random;endinitialbeginA1=0;repeat(20)#20 A1=$random;endinitialbeginA0=0;repeat(20)#20 A0=$random;endinitialbeginB3=0;repeat(20)#20 B3=$random;endinitialbeginB2=0;repeat(20)#20 B2=$random;endinitialbeginB1=0;repeat

28、(20)#20 B1=$random;endinitialbeginB0=0;repeat(20)#20 B0=$random;endinitialbeginC0=0;repeat(20)#20 C0=$random;endHC283 u283(.A3 (A3),.A2 (A2),.A1 (A1),.A0 (A0),.B3 (B3),.B2 (B2),.B1 (B1),.B0 (B0),.Sigma3 (Sigma3),.Sigma2 (Sigma2),.Sigma1 (Sigma1),.Sigma0 (Sigma0),.C0 (C0),.C4 (C4);Endmodule/74HC4511代

29、码/HC4511.vmodule HC4511(A,Seg,LT_N,BI_N,LE);input LT_N,BI_N,LE;input3:0A;output7:0Seg;reg7:0SM_8S;assign Seg=SM_8S;always(A or LT_N or BI_N or LE)beginif(!LT_N)SM_8S=8'b;else if(!BI_N)SM_8S=8'b;else if(LE)SM_8S=SM_8S;elsecase(A)4'd0:SM_8S=8'b;4'd1:SM_8S=8'b;4'd2:SM_8S=8&#

30、39;b;4'd3:SM_8S=8'b;4'd4:SM_8S=8'b;4'd5:SM_8S=8'b;4'd6:SM_8S=8'b;4'd7:SM_8S=8'b;4'd8:SM_8S=8'b;4'd9:SM_8S=8'b;4'd10:SM_8S=8'b;4'd11:SM_8S=8'b;4'd12:SM_8S=8'b;4'd13:SM_8S=8'b;4'd14:SM_8S=8'b;4'd15:SM_8

31、S=8'b;default:;endcaseendendmodule/74HC4511测试平台代码/ test4511.vtimescale 1ns/1psmodule test4511;reg 3:0pA;reg pLT_N,pBI_N,pLE;wire 7:0 pSeg;HC4511 u4511(pA,pSeg,pLT_N,pBI_N,pLE);initialbeginpA=0;pLT_N=0;pBI_N=0;pLE=0;#10 pLT_N=0;#10 pLT_N=1;pBI_N=0;#10 pLE=0;pLT_N=1;pBI_N=1;pA=4'd0;#10 pA=4

32、9;d0;#10 pA=4'd1;#10 pA=4'd2;#10 pA=4'd3;#10 pA=4'd4;#10 pA=4'd5;#10 pA=4'd6;#10 pA=4'd7;#10 pA=4'd8;#10 pA=4'd9;#10 pA=4'd10;#10 pA=4'd11;#10 pA=4'd12;#10 pA=4'd13;#10 pA=4'd14;#10 pA=4'd15;endendmodule2、 第一次仿真结果（任选一个模块，请注明）74HC853、综合结果4、第

33、二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少？输出信号有延迟，延迟时间为500ps。5、 第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。输出信号有延迟，延迟时间为4700，有出现竞争3、时序逻辑电路一、实验目的1、了解基于Verilog的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际时序逻辑电路芯片74HC74、74HC112、74HC194、74HC161进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、熟练掌握Libero软件的使用方法。2、进

34、行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。4、提交针对74HC74、74HC112、74HC161、74HC194（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC74代码/ HC74.vmodule HC74(D1,D2,CP1,CP2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2N);input D1,D2;input RD1N,SD1N,CP1;inp

35、ut RD2N,SD2N,CP2;output Q1,Q1N,Q2,Q2N;reg Q1,Q2;assign Q1N=Q1;assign Q2N=Q2;always (posedge CP1)beginif(!RD1N)Q1<=0;else if(!SD1N)Q1<=1;else Q1<=D1;endalways (posedge CP2)beginif(!RD2N) Q2<=0;else if(!SD2N) Q2<=1;else Q2<=D2;endendmodule/74HC74测试平台代码/ test74.vtimescale 1ns/1nsmodul

36、e test74;reg D1,D2,RD1N,RD2N,CP1,CP2,SD1N,SD2N;wire Q1,Q2,Q1N,Q2N;initial beginCP1=0;endparameter clock_period=20;always #(clock_period/2) CP1=CP1;initial beginCP2=0;endalways #(clock_period/2) CP2=CP2;initialbeginD1=0;repeat(20)#20 D1=$random;endinitialbeginD2=0;repeat(20)#20 D2=$random;endinitialb

37、eginRD1N=0;repeat(20)#20 RD1N=$random;endinitialbeginRD2N=0;repeat(20)#20 RD2N=$random;endinitialbeginSD1N=0;repeat(20)#20 SD1N=$random;endinitialbeginSD2N=0;repeat(20)#20 SD2N=$random;endHC74 u74(.CP1 (CP1),.CP2 (CP2),.D1 (D1),.D2 (D2),.RD1N (RD1N),.RD2N (RD2N),.SD1N (SD1N),.SD2N (SD2N),.Q1 (Q1),.Q

38、1N (Q1N),.Q2 (Q2),.Q2N (Q2N);endmodule/74HC112代码/ HC112.vmodule HC112(J1,J2,K1,K2,CPN1,CPN2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2N);input J1,J2,K1,K2;input RD1N,SD1N,CPN1;input RD2N,SD2N,CPN2;output Q1,Q2,Q1N,Q2N;reg Q1,Q2;assign Q1N=Q1;assign Q2N=Q2;always (posedge CPN1) beginif(!RD1N) Q1<=0;else if(

39、!SD1N) Q1<=1;elsecase(J1,K1)2'b00:Q1<=Q1;2'b01:Q1<=1'b0;2'b10:Q1<=1'b1;2'b11:Q1<=Q1;default:Q1<=1'bx;endcaseendalways (posedge CPN2) beginif(!RD2N) Q2<=0;else if(!SD2N) Q2<=1;elsecase(J2,K2)2'b00:Q2<=Q2;2'b01:Q2<=1'b0;2'b10:Q2

40、<=1'b1;2'b11:Q2<=Q2;default:Q2<=1'bx;endcaseendendmodule/74HC112测试平台代码/ test112.vtimescale 1ns/1nsmodule test112;reg J1,J2,K1,K2,RD1N,RD2N,CPN1,CPN2,SD1N,SD2N;wire Q1,Q2,Q1N,Q2N;initial beginCPN1=0;endparameter clock_period=20;always #(clock_period/2) CPN1=CPN2;initial beginCPN2

41、=0;endalways #(clock_period/2) CPN2=CPN2;initialbeginJ1=0;repeat(20)#20 J1=$random;endinitialbeginK1=0;repeat(20)#20 K1=$random;endinitialbeginJ2=0;repeat(20)#20 J2=$random;endinitialbeginK2=0;repeat(20)#20 K2=$random;endinitialbeginRD1N=0;repeat(20)#20 RD1N=$random;endinitialbeginRD2N=0;repeat(20)#

42、20 RD2N=$random;endinitialbeginSD1N=0;repeat(20)#20 SD1N=$random;endinitialbeginSD2N=0;repeat(20)#20 SD2N=$random;endHC112 u112(.CPN1 (CPN1),.CPN2 (CPN2),.J1 (J1),.K1 (K1),.J2 (J2),.K2 (K2),.RD1N (RD1N),.RD2N (RD2N),.SD1N (SD1N),.SD2N (SD2N),.Q1 (Q1),.Q1N (Q1N),.Q2 (Q2),.Q2N (Q2N);endmodule/74HC161代

43、码/ HC161.vmodule HC161(CP,CEP,CET,MRN,PEN,Dn,Qn,TC);input CP;input CEP,CET;output 3:0Qn;input MRN;input PEN;input 3:0Dn;output reg TC;reg 3:0qaux;always (posedge CP)begin if(!MRN) qaux<=4'b0000; else if(!PEN) qaux<=Dn;else if(CEP&CET)qaux<=qaux+1; else qaux<=qaux; end always (pos

44、edge CP) begin if(qaux=4'b1111) TC=1'b1; else TC=1'b0; end assign Qn=qaux; endmodule/74HC161测试平台代码/ test161.vtimescale 1ns/1nsmodule test161;reg CP,CEP,CET,MRN,PEN;reg 3:0Dn;wire 3:0Qn;wire TC;initial beginCP=0;endparameter DELY=20;always #(DELY/2)CP=CP;initialbeginCEP=0;repeat(20)#20 CE

45、P=1;endinitialbeginCET=0;repeat(20)#20 CET=1;endinitialbeginMRN=0;repeat(20)#20 MRN=1;endinitialbeginPEN=0;repeat(20)#20 PEN=1;endinitialbeginDn=0;repeat(20)#20 Dn=$random;endHC161 u161(.CP (CP),.CEP (CEP),.CET (CET),.MRN (MRN),.PEN (PEN),.Dn (Dn),.Qn (Qn),.TC (TC) );endmodule/74HC194代码/ HC194.vmodu

46、le HC194(D0,D1,D2,D3,S0,S1,DSR,DSL,MRN,CP,Q0,Q1,Q2,Q3);input D0,D1,D2,D3;input S0,S1;input DSR,DSL;input MRN;input CP;output Q0,Q1,Q2,Q3;reg3:0Qaux;wire3:0Data;assign Data0=D0;assign Data1=D1;assign Data2=D2;assign Data3=D3;always (posedge CP)beginif(!MRN)Qaux=0;else if(S1&S0)Qaux=Data;else if(S

47、1&!S0)Qaux=Qaux2:0,DSL;else if(!S1&S0)Qaux=DSR,Qaux2:0;else if(!S1&S0)Qaux=Qaux;endassign Q0=Qaux0; assign Q1=Qaux1;assign Q2=Qaux2;assign Q3=Qaux3;endmodule/74HC194测试平台代码/ test194.vtimescale 1ns/1nsmodule test194;reg D0,D1,D2,D3,S0,S1,DSR,DSL,MRN,CP;wire Q0,Q1,Q2,Q3;initial beginCP=0;en

48、dparameter clock_period=20;always #(clock_period/2) CP=CP;initialbeginD0=0;repeat(20)#20 D0=$random;endinitialbeginD1=0;repeat(20)#20 D1=$random;endinitialbeginD2=0;repeat(20)#20 D2=$random;endinitialbeginD3=0;repeat(20)#20 D3=$random;endinitialbeginS0=0;repeat(20)#20 S0=$random;endinitialbeginS1=0;

49、repeat(20)#20 S1=$random;endinitialbeginMRN=0;repeat(20)#20 MRN=$random;endinitialbeginDSR=0;repeat(20)#20 DSR=$random;endinitialbeginDSL=0;repeat(20)#20 DSL=$random;endHC194 u194(.CP (CP),.D0 (D0),.D1 (D1),.D2 (D2),.D3 (D3),.S1 (S1),.S0 (S0),.DSR (DSR),.DSL (DSL),.MRN (MRN),.Q0 (Q0),.Q1 (Q1),.Q2 (Q

50、2),.Q3 (Q3);endmodule2、第一次仿真结果（任选一个模块，请注明）74HC1613、综合结果4、第二次仿真结果（综合后）5、 第三次仿真结果（布局布线后）4、基本门电路、组合电路和时序电路的程序烧录及验证（3人小组共同完成）一、实验目的1、熟悉利用EDA工具进行设计及仿真的流程。2、熟悉实验箱的使用和程序下载（烧录）及测试的方法。二、实验环境及仪器1、Libero仿真软件。2、DIGILOGIC-2011数字逻辑及系统实验箱。3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4烧录器。三、实验内容1、新建一个工程文件，将前面已经设计好的74HC0