配套例程example-verilog说明_第1页
免费预览已结束，剩余2页可下载查看

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、青 创 电 子m青创电子m逐行解释：2-16：端口列表：ClkIn-输入时钟；StartWrite-写启动脉冲；DO-AT93C46 数据输出；Finish-写完成，表示写完成；Add-待写单元的地址；Dao-待写进的数据。（其它的端口与使能操作的端口定义相同）19-23：端口输入输出。这里要注意把 DO 设置成 inout 型会同时用到其输入和输出属性（其他的属性说明同使能操作中的）29-30：定义一些寄存器，这个同使能操作中的说明。33-40：组合逻辑产生写操作期间的时钟信号 SK。43-88：同步时序逻辑产生写操作时的 CS,SK 等信号。44-49：异步复位：清零操作。50-88：通过

2、case 语句形成一个小的状态机。52：对ClkIn 上升沿进行计数。青 创 电 子m53-88：用 case 对 Cnt 进行分支处理。54-59：CS 拉高，开始写操作；将 DI 拉高，传输起始位 SB；清零 Finish60-63：发送操作码“01”。64-65：发送地址。66-67：发送数据。68-72：根据时序要求，拉底 CS 和 DI。73-74：拉高CS，准备采样完成信号。75-79：判断 AT93C46 的 DO 输出：若 DO 为 1，则表示写操作完毕， 则将 Cnt 置成 21，则下一个时钟上升沿来后，去执行 80 句以下的内容；若 DO 为 0，则表示写操作未完毕，则将 Cnt 置为 20，则下一个时钟上升沿来后，还是执行 75-79 的内容，也就是继续等待写完毕。80-85：写已经完毕：CS 拉低，DI 拉低，Finish 拉高，将 Cnt 置为 21，这样下一个时钟来时，还是执行 80-85，也就是死循环在这段，直到下

人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论