微机原理总线PROFIBUSCANBUS

微机原理、汇编与接口技术朱定华2008.84.14.24.3总线概述8086/8088的CPU总线与时序Pentium的CPU总线第四章总线4.1总线概述总线是一种数据通道，系统各部件共享总线可同时挂接多个部件总线分为：内部总线、局部总线、外部总线总线上任一部件发送的信息，系统内连接到总线上的部件均可收到信息传输时，每次只能有一个发送部件可利用总线给一个接收部件发送信息4.14.3总线概述8086/8088的CPU总线与时序Pentium的CPU总线第四章总线4.24.28086/8088的CPU总线与时序4.2.18086/8088的CPU引线

8086/8088均为40条引线、双列直插式封装，某些引线有多重功能，其功能转换有两种情况：一种是分时复用，另一种是按组态定义.最小组态→用8088微处理器构成一个较小系统，即所连的存储器容量不大，I/O端口也不多，此时系统的控制总线由8088直接提供.最大组态→用8088构成一个较大系统时，系统的控制信号不能由CPU直接提供，而必须由总线控制器控制产生.用8088微处理器构成系统时，有两种不同的组态：数据与低8位地址分时复用状态与高4位地址分时复用最大（最小）组态下的控制信号8088CPU引线的排列

与组态无关的引线电源和定时线控制工作在什么组态8088CPU的引线信号：1.地址和数据线2.控制和状态线3.电源和定时线（1）AD7～AD0低8位地址/数据线.利用内部的多路开关，数据与低8位地址分时复用这些引线.当CPU访问存储器或外设时，先输出访问地址，由外部锁存器锁存地址，再读/写所需要的数据（2）A15～A8中间8位地址线.8088内部锁存1.地址和数据线（3）A19～A16/S6～S3高四位地址/状态线.地址与状态分时复用.访问外设时，4位地址线不用.存储器的读/写和I/O操作时这些线用来输出状态信息：S6S5S4S30F的IF位00ES01SS10CS11DS1.地址和数据线分两种：一种8088组态有关的线，另一类是与组态无关的线(1)MN/MX

控制8088工作与什么组态.接电源（+5V），8088处于最小组态，接地，8088处于最大组态(2)最小组态下的控制信号线IO/M输入输出/存储器选择信号.输出低电平→访存；输出高电平→访问I/O端口WR写信号.低电平有效，在执行存储器或I/O端口的写操作时输出的一个选通信号INTA中断响应信号.低电平有效.是8088响应外部INTR而发出的中断响应信号2.控制和状态线ALE地址锁存允许信号.是8088发出的选通脉冲，将AD7～AD0和A19/S6～A16/S3上出现的地址锁存到外部地址锁存器中DT/R数据发送/接收信号.低电平→接收数据，高电平→发送数据DEN数据允许信号.低电平有效SSO系统状态输出信号.与IO/M、DT/R一起，反映8088所执行的操作HOLD保持请求信号.用于直接存储器存取操作，即DMA请求输入信号HLDA保持响应信号.DMA响应回答信号2.控制和状态线(3)最大组态下的控制信号线S2，S1，S03个状态信号.其译码输出作为8088工作在最大组态时，对存储器和I/O端的口读/写操作信号.3个状态信号与CPU所执行的操作见P177,表4-1RQ/GT0、RQ/GT1

总线请求/允许信号.双向，低电平有效.两个外设同时发出总线请求时，RQ/GT0优先权高于RQ/GT1LOCK锁定信号.低电平有效.该信号由前缀指令LOCK使其有效；有效时，别的总线设备不能取得对系统3总线的控制权QS0，QS1

队列状态信号.用于提供8088指令队列状态2.控制和状态线(4)与组态无关的引线RD读选通信号.低电平时有效，表示正在进行存储器或I/O读操作READY准备就绪信号.是CPU寻址的存储器或I/O口送来的响应信号TEST测试信号.它是由WAIT指令测试的信号.低电平时，执行WAIT后面的指令；高电平时，CPU进入空转等待状态INTR中断请求信号.它是外设发来的可屏蔽中断请求信号，可由标志寄存器中的中断允许标志位来屏蔽NMI非屏蔽中断请求信号.它是边沿触发信号，是不可屏蔽的RESET

复位信号2.控制和状态线VCC电源线.要求加5V±10%的电压GND地线.8086/8088有两条地线，这两条地线都要接地CLK时钟信号.一般由时钟信号发生器8284输出，它提供8088的定时操作.8088的标准时钟频率为5MHz

3.电源和定时线4.2.28088的CPU系统和CPU总线1.地址锁存器8088在访问存储器或I/O设备时，低8位/高4位地址与数据/状态分时复用，先输出地址，后输出数据/状态，为了不使先送出的地址丢失，用8088组建系统时，必须用地址锁存器

三态地址锁存器8282、74LS37374LS373→8D锁存器，其引线排列和功能为：2.双向总线驱动器74LS245→8总线传送器，引线排列如图：功能：输出允许G传送方向DIR

操作

LHA→BLLB→AH×

隔离→增强8088的负载能力3.时钟发生器8284A

8088内部没有时钟信号产生电路。而用8284向8088及系统提供符合定时要求的时钟信号CLK、准备好信号READY、复位信号RESET其内部结构的框图如下图所示：8284A的框图3.时钟发生器8284A

4.总线控制器8288

作用：工作在最大组态时，8088不直接提供总线控制信号（如ALE、存储器读/写、I/O读写等），它只提供状态信号S0～S2，8288对状态信号译码转换为总线控制信号电路：状态译码

→对S0～S2译码命令信号发生器→产生命令信号控制信号产生器→产生总线控制信号；控制逻辑→控制8288工作方式。命令信号

MRDC存储器读命令.通知被选中单元，把数据发送到数据总线上MWTC存储器写命令.把数据线上的数据，写入被选中存储单元IORCI/O读命令.通知被选中I/O口，把数据发送到数据总线上IOWCI/O写命令.把数据线上的数据写入被选中I/O口AMWC存储器超前写.同MWTC，只是提前一个时钟脉冲

4.总线控制器8288

总线控制信号

DT/R数据发送/接收信号DEN数据允许信号MCE/PDEN设备级联允许/外部数据允许信号ALE地址锁存信号4.总线控制器8288

AIOWCI/O超前写.同IOWC，超前一个时钟脉冲INTA中断响应命令5.最小组态下的8088CPU系统

典型的最小组态下的8088CPU系统如图：8088工作于最小组态系统地址总线系统数据总线系统控制总线A19～A16，A7～A0为分时复用线，必须用地址锁存器74LS373或8282把这12位地址锁存.A15～A8不用锁存.在此全部锁存数据线可加双向驱动器，也可直接输出（小系统）.用8088的数据允许信号DEN接245的OE，8088的的收发控制DT/R接245的DIR8088的控制线可直接作系统控制总线，RD、WR和IO/M经组合形成存储器读/写信号和I/O读/写信号.组合逻辑电路如右图所示：5.最小组态下的8088CPU系统

6.最大组态下的8088CPU系统

最大组态下的8088CPU系统如图：8088工作于最大组态8288工作在系统总线方式管理系统中断系统地址总线系统数据总线8288控制形成控制总线1.指令周期、总线周期和T状态

计算机是在程序控制下工作的，每条指令的执行，都要经过取指，译码，执行三个阶段，这些操作都是在时钟脉冲CLK的统一控制下一步一步进行的，它们都需要一定的时间4.2.38088的时序

T状态→CPU处理动作的最小单位，即一个时钟周期.如：8088的时钟频率为5MHz，故时钟周期或1个T状态为200ns

指令周期→执行一条指令所需要的时间.8088中不同指令的指令周期是不等长的.最短2个时钟周期，最长200个时钟周期（如：16位乘除法指令）

总线周期→把指令周期划分为一个个总线周期.基本的总线周期有存储器读/写、I/O端口读/写和中断响应周期如,从存储器存取一个字节就是一个总线周期（1）存储器读周期→由4个T状态组成存储器读周期和输入周期时序

2.最小组态下的时序（2）存储器写周期→由4个T状态组成存储器写周期和输出周期时序

2.最小组态下的时序（1）存储器读周期→由4个T状态组成最大组态时存储器读周期时序

3.最大组态下的时序（2）存储器写周期→由4个T状态组成最大组态时存储器写周期时序

3.最大组态下的时序（3）I/O读和I/O写周期→由5个T状态组成最大组态时I/O读周期和I/O写周期时序

3.最大组态下的时序4.24.1总线概述8086/8088的CPU总线与时序Pentium的CPU总线第四章总线4.34.3Pentium的CPU总线

A31～A3地址线.双向.低3位地址A2～A0不对外，用于组合成字节允许信号BE7～BE0

AP

地址的偶校验码输出线

ADS

地址状态信号

A20M

A20

以上的地址线屏蔽信号

.与ISA总线兼容的计算机系统中必须有该信号

APCHK

地址校验出错信号.在读取Cache时，Pentium会对地址进行偶校验，如有错，则该信号输出低电平4.3.1地址线及控制信号

D63～DO

数据线

BE7～BE0

分别为8个字节的允许信号

DP7～DP0

奇偶校验信号

PCHK

读校验出错

PEN

奇偶校验允许信号.若该信号输入为低电平，则在读校验出错时处理器会自动作异常处理4.3.2数据线及控制信号

D/C数据／控制信号.高电平→当前总线周期传输的是数据，低电平→当前总线周期传输的是指令

M/IO

存储器/输入输出访问信号.高电平访存，低电平访问I/O端口

W/R

读/写信号.高电平→写操作，低电平→读操作

LOCK

总线封锁信号.低电平有效

BRDY

突发就绪信号

NA

下一个地址有效信号

SCYC

分割周期信号

4.3.3总线周期控制信号

CACHECache控制信号

EADS

外部地址有效信号

KENCache允许信号

FLUSHCache擦除信号

AHOLD

地址保持请求信号

PCD和PWT

片外Cache控制信号

WB/WT

片内Cache回写／通写选择信号

HIT和HITMCache命中信号和命中Cache的状态信号

INV

无效请求信号

4.3.4Cache控制信号

INTR

可屏蔽中断请求信号

NM