tms570ls系列1632位精简指令集risc闪存微控制器

TMS570LS10206,TMS570LS10116,ZHCS402F–AUGUST2010–REVISEDJULY查询样品:TMS570LS20216,TMS570LS20206,TMS570LS10216,TMS570LS10206,TMS570LS10116,TMS570LS16/32RISCARM®Cortex™-R4F32RISC运算指令(DMIPS/MHz)网路(LIN)在内的多种通口16位数据、22位地址、4选直接内存(DMA)控制32DMA16通道/16个GIO-其中8个有外部中

收发器(SCI)接口)™32I/ORAM端口Coresight组件的片载仿真逻辑CodeComposerStudioTIE2EPleasePleasebeawarethatanimportantnoticeconcerningavailability,standardwarranty,anduseincriticalapplicationsofTexasInstrumentssemiconductorproductsanddi erstheretoappearsattheendofthisdatasheet.©2010–2011,TexasInstrumentsPRODUCTIONDATAinformationiscurrentasofpublicationdate.©2010–2011,TexasInstrumentsprocessingdoesnotnecessarilyincludetestingofall EnglishDataSheet:TMS570LSIEC61508SIL3CPU，CPU(BISTSRAMECC，外设内存上的奇偶校验，和外设IO上的回路功能。TMS570LSARM®Cortex™-R4FCPUCPU1.6DMIPS/MHz，并且具160MHz250DMIPSTMS570LS系列还提供具有单位错误校正和双位错误检测的不同闪存（1MB或2MB）和数据SRAM（128KB或160KB）选项。TMS570LS特有用于基于实时控制应用的外设，其中包达32nHET的定时器通道和两个支持高达24制器支持64个邮箱，和2个LIN/UART控制器。TMS57016/32RISC(ARMCortex™-直接内存(DMA)控制) RAM端口16个通用I/O(GIO)引脚对于ZWT；针对PGE封装，有8个GIO引器件内存包括通用SRAM，此SRAM支持字节模式、半字模式及字模式的单周期读/写 中时，闪存可在高达160MHz的系统时钟频率下运行。此器件有9个通口：3个MibSPI，2个LIN/SCI，3个DCAN和1个FlexRay™控制器（可选。2.0并可被用作一个使用标准不归零码(NRZUARTDCANCAN2.0B协议标准1(Mbps)的稳健通信的分布式实DCAN（例如：汽车和工业领域），此类应用需要可10(Mbps)FlexRay(FTUFlexRayCPU内存的传输和。数据传输受到一个、内置内存保护单元(MPU)的保护。NHET是一款先进的智能定时器，此定时器可为实时应用提 接的I/O端口。NHET可被用于脉宽调制输出、捕捉或者比较输入，或者通用I/O。它特别适合于那些需要多种传感器信息和驱动传动器并具有复杂和准确的时间脉冲的应用。一个高端定时器传输单元(HET-TU)提供了将NHET数据存入主内存或者从主内存读出NHET数据的特性。为了防止错误传输，在HET-TU内部有一个内存保护单元(MPU)。212MibADCMibADC2464字奇偶校验保护的缓冲(FMzPLL时钟模块包含一个锁相环、一个时钟监视器电路、一个时钟启用电路，和一个前置分频器。FMzPLL的功能是将外部频率基准倍频至一个供的较高频率。FMzPLL为全局时钟模块(GCM)6GCM(HCLK)，实时钟(VCLK)。此器件还有一个外部时钟前置分频器(ECP)模块，当被启用时，此模块在ECLK引脚上输出续外部时钟。ECLK频率是一个外设接口时钟(VCLK)频率的用户可编程比例。直接内存控制器(DMA)有32个DMA请求，16个通道/控制数据包和对其内存的奇偶校验保护。无需CPU配合，DMA即可提供内存到内存传输功能。为了防止内存发生错误传输，DMA内置了一个内存保护单元(MPU)。)部宏单元(ETM)提供程序执行的指令和数据。为了实现仪器测量的目的，执行了一个RAM端口模块(RTP)来支持CPU或者任何其它主机执行的RAM的高速输出。一个直接内存模块(DMM)提供向器件内存写入外部数据的功能。RTPDMM对于应用代码的程序执行时间没有影响或者只有很小的影响。一个参数覆盖模块(POM)可将闪存重新路由至EMIF，从而避免了闪存内参数更新所需的重©2010–2011,TexasInstrumentsIncorporated TMS570LS系列16/32位RISC闪存微控制

with 32

with

withMPUwithwithMPU HET

8kByteMsgRAM128

EMIFBADD[1:0] EMIFCS[3:0]

161Portwith

withwith22

8withMPUwith

withParitywithParity

Kelvin

for

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642RAM

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SCR:roundSCR1:1=DMA,2=DMM,SCR2:roundwithDMMDATA[15:2]pinsTMS570LS系列16/32位RISC闪存微控制器 -ID寄存 PLL寄存 说明 功能方框图 运行条 器件概 术语和首字母缩略 器件特 内 引脚分 端子功 器件支 复位/中止 外 错误信令模块 直接内存 高端定时器传输单元(HET- 矢量中断管理器 MIBADC触发 调试扫描 电压监视 系统模块调试 CPU自检控制器 器件识别码寄存

在自然通风温度范围的绝对最大额定值（除非另有明 器件建议的运行条 在自然通风温度范围的电气特 时 ECLK规 RST和PORRST时 测试引脚时 DAP-JTAG扫描接口时 输出时 输入时 闪存时 SPI主控模式时序参 SPI受控模式时序参 CAN控制器模式时 SCI/LIN模式时 FlexRay控制器模式时 EMIF时 ETM时 RTP时 DMM时 M 散热数 封装信 ©2010–2011,TexasInstrumentsIncorporated 内 术语和首字母缩略描注模数转换高级高性能总R4内核的部CCM-CortexTM-R4FCPU比较模循环冗余校验控制调试端控制器局域直接器存数据修改模错误校正外部器接错误信令模嵌入式模调频零引脚锁相通用输入/输高端定时处于电路仿真TAP（测试端口）选择模ICEPick能够连接或者一个模块级TAP到一个更高级TAP的数据通信。ICEPick设计时充分考虑了仿真和测试需联合测试逻辑内置自本地互连网矢量中断管理M多缓冲串行外设接内存保护单振荡可编程内置自外设中心资参数叠加模POM提供了一种机制来把到非易失性内存的重新定向到一个器件外部的非易失性器。并行签名分实时中RAM端切换资串行通单一错误校正和双错误校自检控制系统模传输单虚拟总包括CBA（通用总线架构）的协议中的一虚拟管道型总包括CBA（通用总线架构）的协议中的一电压特封类337球状封装144144144144144速闪存大RAM大2个通2个通--2个通2个通--2个通2个通--323232323232333333333333222222222222NHET道器通16-16-16-16-16-16-88832-32-32-32-32-32-16-16-16-16-16-16-16-16-16-16-16-16-和TMS570LS20206。图2-2适用于TMS570LS10216和TMS570LS10206。图2-3适用于TMS570LS10106和TMS570LS10116。SYSTEMSYSTEMEMIFPOMFlash-(2MBMirroredFlash(MirroredRAM-ECCRAMFlash-ECCFlash

2-1TMS570LS20216TMS570LS20206SYSTEMSYSTEMEMIF POMFlash-(1MBMirroredFlash(MirroredRAM-ECCRAMFlash-ECCFlash

2-2TMS570LS10216TMS570LS10206SYSTEMSYSTEMEMIFPOMFlash-(1MBMirroredFlash(MirroredRAM-ECCRAMFlash-ECCFlash

2-3TMS570LS10116TMS570LS10106低32MB，以及比每个EMIF（针对8位内存的选择）的低16MB。默认的EMIF数据宽度是16位。EMIF引脚没有GIO功能。器件只包含前两个512K字节组合（组0和组1），总共有14个扇区。在闪存器组和扇区中显示了组160MHz的系统一起运行（在非管线模式中系统时钟最高32MHz）。闪存在管线模式时能够一次128位，并能给CPU提供两个64位管线式字。擦除操作的最小尺寸是一个扇区。一个单一的程序操作可以一次编程一个32位字或一个16位的半字。扇区编段低位地地器阵列（或组032K字0（512K字节132K字232K字38K字48K字516K字664K字764K字8128K字9128K字0128K字1（512K字节1128K字2128K字3128K字0128K字2（512K字节1128K字2128K字3128K字0128K字3（512K字节1128K字2128K字3128K字注外部闪存泵电压(V)被所有闪存操作所需要（编程、擦除、和）。系统复位后，管线模式被禁用（TL[2:0为一个“000”）CortexR4推测取指令ECC™帧名地址范帧起始地帧终止地Cortex-R4F调试寄存ETM-R4CoreSightTPIU寄存DMAVIMRTP闪存包装程序寄存FlexRaySTCCLK寄存PBIST寄存STCEMIF寄存DMACCMR4寄存RAMECC偶数寄存RAMECC奇数寄存RTPRTI寄存VIM奇偶校验寄存VIM寄存系统寄存 器的内存映射。外设模地址范外设选址结束地HETFlexRay外设模块地址范外设选址结束地MIBSPIP5MIBSPI3MIBSPI1DCAN3DCAN1MIBADC2MIBADC2MIBADC1NHETHETTUFlexRayTU据它们的错误检测方案（奇/偶校验或ECC），把具有错误检测能力的器阵列设定为一个已知状态。MINITGCR寄存器启用内存初始化序列，并在MSINENA寄存器选择要初始化的内存。信息，请参阅连接模地址范RAM选址结束地0MIBSPIP5MIBSPI3MIBSPI17DCAN3DCAN26DCAN15FlexRayRAM是不可见MIBADC2MIBADC18NHET3HETTU4DMA1VIM2FlexRayTU(1)只保留；FlexRayRAM有它自己的初始化机制注初始化带有ECC位的整个SRAM。PBISTRAMPBIST（可编程内置自检）架构为涵盖器件嵌入式RAM内存的不同级别的测试提供了一个运行时间可编程的器BIST引擎。PBIST架构是由一个带有专门针对测试RAM器的指令集的较小CPU组成的。CPU储在片上ROM。下表显示了在此器件上执行的PBISTRAM组。有关器自检的信息，可以在《器件TRM》的PBIST章节找到。2-8PBISTRAM组模内存类测试模式（算法三倍慢[ROM钟周期三倍快[ROM钟周期CLK(2)周期向下1ACLK(2)周期CLK(2)期CLK(2)期DTXN2ACLK(2)周期PMOS开CLK(2)周期1234567M89M不可HETSPRAM；2P双端RGS（RAM组选择）和RDS（返回数据选择）用一个唯一的RAM选择ID。有关RGS和RDS的信息，可在《技术参考手册》(TRM)中找到ESRAM,DMA和RTP的测试时钟是HCLK；其他模块的测试时钟为VCLK注规格》的Icc部分找到。MBSPMBSP3SOMnMBSP3ENANMBSPMBSP1SOMMBSP1SnMBSPnMBSP1CS[0]nMBSP1CS[1]nMBSP

VCCOVSSO12123456789DMMDATA[9]/MBSP5SMO[1]DMMDATA[8]/MBSP5S(TOPDMMDATA[7]/nMBSP5ENADMMDATA[4]/MBSP5CLKVCC(TOPVSSOAD1N[0]AD1AD1N[3]AD1N[4]AD1N[5]AD1N[6]AD1N[7]ADSN[8]ADS PGEQFP封装引脚分配（144引脚2-4PGE引脚分配（144引脚）[顶视图 ZWTBGA封装引脚分配（337焊球 AABCDEFGHJKL图-5ZWT封装引脚分配左上象限（337焊球）[顶视图 KLMNPRTUVW 图-6ZWT封装引脚分配右上象限（337焊球）[顶视图V9 7654321 2-7ZWT封装引脚分配左下象限（337焊球）[顶视图 987654321 2-8ZWT封装引脚分配右下象限（337焊球）[顶视图注表缩写：PWR电源，GND接地，REF基准电压，NC无连接，IPD内部下拉电阻器，IPU=内部上拉电阻器，I/O=输入/输出，I=输入，O=输出2-9.端类拉/说名高端定时器3.3V2mA-定时器输入捕捉或输出比较。适用NHET引脚可被编程作为通用输入/出(GIONHET引脚是高分辨率。高分辨率(HR共享功能允许偶数HR引脚共用下一个更高的技术HR引脚结构。下一个更高的奇数HR引脚结构一直都在引身是不是在运行。HR共享不受奇能被用作一个通用的I/O。当被SPINHET[0]提供SPI每个NHET引脚都配备了输入抑制滤波GIOA[0]/INT[0]也被连接到了NHET模块的NHET引脚禁用输入。为GIO引脚。8899端类拉/说名3.3V2mA-通用输入/输出引脚。GIOA[0]/INT[0]是一个可中断引脚。GIOA[0]/INT[0]也被连接到NHET模块的NHET引脚禁用输入通用输入/输出引脚3.3VFlexRay数据接收（通道1）引3.3VFlexRay数据传输（通道1）引FlexRay传输使能（通道1）引3.3V可编FlexRay数据接收（通道2）引3.3VFlexRay数据传输（通道2）引FlexRay传输使能（通道2）引CAN控制器3.3V2mA-3.3V2mA-3.3V2mA-端类拉/说名串行通口(SCI)/本地互连网络3.3V2mA-串行通口(SCI)/本地互连网络3.3V2mA-多通道缓冲串行外设接口3.3VMIBSPI1时钟引脚或GIO引2mA-MIBSPI1从器件选择引脚或GIO引2mA-MIBSPI1使能引脚或GIO引或GIO引脚或GIO引脚多通道缓冲串行外设接口333.3VMIBSPI3时钟引脚或GIO引772mA-MIBSPI3从器件选择引脚或GIO引662mA-MIBSPI3使能引脚或GIO引44或GIO引脚55或GIO引脚端类拉/说名多缓冲串行外设接口-并行(MIBS3.3V可编MIBSPI5时钟引脚或GIO脚；DMMDATA4引脚多路复2mA-MIBSPI5从器件片选择引脚或引脚；DMMDATA引脚多路复MIBSPI5使能引脚或GIO脚；DMMDATA[7]引脚多路复MIBSPI5数据流-从器件输入/主器件输出引脚或GIO；DMMDATA引脚多路MIBSPI5数据流-从器件输出/主器件输入引脚或GIO；DMMDATA引脚多路多缓冲模拟-数字转换器3.3V2mA-MibADC1输入引脚或GIO引3.3VMibADC1模拟输入引端类拉/说名多缓冲模拟-数字转换器3.3V2mA-MibADC2输入引脚或GIO引3.3VMibADC2模拟输入引多缓冲模拟-数字转换器共享信号-3.3VMibADC1，MbADC2共享模拟输入引MibADC1，MbADC2模块高电压基准输MibADC1，MbADC2模块低电压模拟输MibADC1，MbADC2模拟电源电MibADC1，MbADC2模拟接地基振荡1.5V振荡器输入连接引脚或外部时钟输入引1.5V振荡器输出连接引端类拉/说名3.3V须在该引脚上将一个加电复位置为有效3.3V为了确保外部复位不会随意产生，TI建将一个外部上拉电阻连接到该引脚测试/调试3.3V3.3V3.3VJTAG测试数据输出引脚试端口(TAP)控制器的状态。3.3V1149-1JTAG边界扫描逻正确运行，此引脚必须连接地，错3.3V错误信令引闪闪存测试焊盘1引脚。为了正确运行，不相连。[无连接(NC)]。在可能受到ESD影响的成品中，测试焊盘不能暴露在外闪存测试焊盘2引脚。为了正确运行，不相连。[无连接(NC)]。在可能受到ESD影响的成品中，测试焊盘不能暴露在外V端类拉/说名RAM端口模块3.3V引2mA-端类拉/说名3.3V2mA-引脚多路复2mA-2mA-端类拉/说名3.3VEMIF字节地址引3.3VEMIF数据3.3VEMIF地址3.3VEMIF选择引端类拉/说名3.3VEMIF写入使能引3.3VEMIF输出使能引3.3VEMIF字节使能引端类拉/说名3.3VETM数据输出引3.3VETM控制引ETM时钟输出引3.3VETM时钟输入引端类拉/说名11请注VccIO焊盘都通过封装基板连接到BGA球把数字内核电源引请注Vcc焊盘连BGA封装盘端类拉/说名电源接22数字电源接地基准引至BGA封装。三个前缀之一：TMX，TMPTMS（如TMS570LS20216ASPGEQQ1）(TI建议为其支持的工具使用三个可能前缀指示符中的两个：TMDXTMDS程原型(TMX/TMDX)直到完全合格的生产器件/工具(TMS/TMDS)。 定义，德州仪器(TI)建议不要将这些器件用于任何生产系统。只有合格的产品器件将被使用。FullPart2ASQROrderablePartS52ASQRP=TMPPrototypeX=TMXCore5=570CortexLS=LockstepFlashMemory20=10=RAMMemory2=1=16=06=NoDieBlank=InitialA=1stDieB=2ndDieTechnology/CoreS=F035(130nm),1.5VnominalcorePGE=144pQFPPackage[Green]ZWT=337pBGAPackageTemperatureQ=QualityQ1=ShipR=Tapeand 对于实际器件零件编号(P/N)和订购信息，请参阅TI )2-9器件编号惯例.错误系统模错误响ESM接线图组通1CPU处精确写入错误（强序用户不可精确错误（器件或正常用户不可确错误（器件或正常用户不可无效指用户不可MPU用户不可2) 紧耦合器（偶）ECC单一错误（可更正用户/权用户中止(CPU)，ESM=>误（即冗余地址）用户ESM=>B0TCM（偶）地址总线奇偶校验用户ESM=>B1TCM（奇数）单一错误（可更用户B1TCM（奇数）双错误（不可更用户B1TCM（奇数）无法更正的错误（即冗余地址）用户ESM=>B1TCM（奇数）地址总线奇偶校用户ESM=>ECC单一错误（可更正用户ECC双错误（不可更正用户/中止(CPU)，ESM=>用户ESM=>4DMA处的外 确错误（使用响应 处理用户写入的外 确错误（使用响应 处理用户内存允许用户内存校验错用户5DMM处的外 确错误（使用响应 处理用户写入的外 确错误（使用响应 处理用户6AHB-AP处的外 确错误（使用响应 处理用户CPU之外无法检测到未定义的指令陷阱。陷阱只有当代码到达CPU的执行阶段才会被检测到..)错误系统模错误响ESM接线图组通写入的外 确错误（使用响应 处理用户/权7)HET具有从器件错误响应NCNB（强序）处用户不可 用户中断不可内存允许用户内存校验错用户8)内存奇偶校验错用户9)MbSPI1内存奇偶校验错用户MbSPI3内存奇偶校验错用户MbSPIP5内存奇偶校验错用户10)MbADC1内存奇偶校验错用户MbADC内存奇偶校验错用户DCAN1内存奇偶校验错用户DCAN2内存奇偶校验错用户DCAN3内存奇偶校验错用户用户13）时钟监视时钟监视器中用户14)自检故用户比较故用户ESM=>内存奇偶校验错用户16)FlexRay具有从器件错误响应NCNB（强序）处用户中断不可 用户不可内存允许用户内存奇偶校验错用户内存奇偶校验错用户18）电压VMON超出电压范不可复不可19CPU)用户20SYSESR寄存器中反映的错加电复位；VCC超出电压范不可复不可振荡器故PLL跳周不可复不可超过安全设置时不可复不可©2010–2011,TexasInstrumentsIncorporated 复位/中止 错误系统模错误响ESM接线图组通不可复不可软件复不可复不可外部复不可复不可了ESM错误源及其相应的组和通道编号。4-1ESM错误中断，级对错误引脚的影可的，低/可配置不可的，固定没有，没固定4-2ESM错误组通被保0MibADC2奇偶校1DMA-2DMA奇偶校3被保4DMA/DMM的/AHB-AP-不精确的错5闪存（ATCM）-可纠正的错6NHET奇偶校7HETTU奇偶校8HETTU-9PLL调FlexRay奇偶DMA/DMM/AHB-AP-不精确的写入错FlexRayTU奇偶校VIMRAM奇偶FlexRayTU-MibSPI1奇偶校MibSPI3奇偶校MibADC1奇偶校被保DCAN1奇偶校DCAN3奇偶校DCAN2奇偶校MibSPIP5奇偶被保RAM偶数(B0TCM可纠正的错CPU自RAM奇数(B1TCM可纠正的错被保被保CCMR4自4-2ESM4-2ESM)错误组通被保0被保1CCM-R4比2被保3闪存(ATCM)-不可纠正的错4被保5RAM偶数(B0TCM不可纠正的错6被保7RAM奇数(B1TCM不可纠正的错8被保9被保被保被保被保(ATCMECC活锁检被保组被保组被保组被保被保被保被保被保被保被保被保被保被保被保被保被保0被保1被保2RAM偶数(B0TCMECC不可纠正的错3被保4RAM奇数(B1TCMECC不可纠正的错5被保67被保8被保9被保被保被保被保被保错误组通被保被保组被保组被保组被保被保组被保组被保组被保被保被保被保被保被保被保被保被保直接内存直接内存(DMA)控制器传输和接收数据到任何器件内存映射中的指定位置。DMA支持片上器和外保不同时启用多个源。详细信息，请参阅TRM中的DMA技术规格。4-3DMA模DMA请求DMA请被保被保被保被保MIBSPI1[2]/MIBSPI3[2]/DCAN2MIBSPI1[3]/MIBSPI3[3]/DCAN2MIBSPIP5[2]/DCAN1MIBADC1MIBSPI1[4]/MIBSPI3[4]/DCAN1MIBSPI1[5]/MIBSPI3[5]/DCAN2MIBADC1MIBADC1RTIRTIMIBADC2MIBADC2G1/MIBSPI1[8]/MIBSPI3[8]/DCAN1MIBADC2G2/MIBSPI1[9]/MIBSPI3[9]/DCAN3RTIRTILIN2接收/NHETDMAREQ[4]/DCAN3LIN2传输/NHETDMAREQ[5]/DCAN3NHETNHETCRCCRCLIN1接收LIN1传输SPI1，SPI3，SPI5SPI兼容模式下接SPI1，SPI3，SPI5SPI兼容模式下传CPUSRAMHETHET指令向传送装置生成传输请4-4NHET模请求HET转移单位请HETTUHETTUHETTUHETTUHETTUHETTUHETTUHETTU中断源有效地共享了源之间的VIM通道。VIM请求通道是可的，以便可选择性地禁用单个通道。在VIM内的所有中断请求可以被编程为任一类型：VIM对中断优先级排序，请求通道的优先顺序随着VIM（0[最高]64最低]优先级）中的上升通道顺序在技术参考手册(TRM)中找到。模中断VIM缺省中断请0保1234567RTI时89NHET1HETNHETTU1MIBSPI10LIN1（包括LIN10级中MIBADC1组中MIBADC1sw1中DCAN10级中被保被保FlexRay0级中ESM低级中系PMU中NHET2HETNHETTU2MIBSPI11LIN1（包含LIN11级中MIBADC1sw2中DCAN11级中被保被保MIBADC1振幅中FlexRay1级中FTCA中LFSA中DCAN20级中模中断VIM缺省中断请DMM0MIBSPI30MIBSPI31HBCA中BTCA中被保被保DCAN21级中DMM1DCAN1IF3中DCAN30级中DCAN2IF3中FPU中FlexRayFlexRayTU转移状态中LIN2（包含LIN20级中MIBADC2组中MIBADC2sw1中FlexRayTOC中MIBSPIP50LIN2（含LIN21级中DCAN31级中MIBSPIP51MIBADC2sw2中FlexRayFlexRayTU错误MIBADC2振幅中DCAN3IF3中被保被保FlexRayT1C中被保被保请注意：VIMRAM中的地址位置 MIBADC触发表4-6.MIBADC1触发#件（G1SRC[2:0]，G2SRC[2:0]EVSRC[2:0]）的源选择试验线12345678注表4-7.MIBADC2触发#件（G1SRC[2:0]，G2SRC[2:0]EVSRC[2:0]）的源选择试验线12345678注驱动它们，应用使用这些信号生成触发条件。该引脚没必要出现在封装上以便能够被用作一个触发器。当中断情况发生时，中断请求信号（RTI0）ADC在被置为有效的MIBSPI触发多缓冲串行外设接口(MIBSPI)有一个可编程的缓冲器，该缓冲器可使数据在无需CPU干预的情况下完成传输。缓冲器被结合在不同转移组(TG)中，这些组合可以由外部，如I/O活动，定时器或由内部时DMA通道相关联，从而使用户能够用最小的CPU交互在内部器和外部从器件之间移动的数据。表4-8.MIBSPI1触发TGxCTRL试验线禁没有触发01234567891011121314内部时钟计数表4-9.MIBSPI3触发TGxCTRL试验线被禁没有触发01234567891011121314内部时钟计数表4-10.MIBSPI5触发TGxCTRL试验电禁没有触发0234567891011121314内部计数引脚将拥有MIBSPI的功能。因为他们不是多路复用的，DMMCLK，DMMSYNC，DMMENA和DMMDATA[1:0功能一直不受MIBSPIP5MIBSPI5和DMM部分找到。下表显示了MIBSPI5和DMM数据引脚多路复用。.MIBSPIP5该器件包含一个ARMCortex™-R4F带有32位数据端口的外部宏单元(ETM-R4)。该ETMR4模块被32(TPIU)ETMR4CoreSightARMETMv3技术规格；详细内容见请见《ARMCoreSight™ETM-R4Revr0p0TRM说明书修订版本0p0》。ETMR4只支持“半速率时钟”。4-12ETMTRACECLKIN零绑零绑debugscanchainDMMdebugscanchainboundaryscanRTP宏单元），POM（参数叠加模块）和TPIU（测试端口接口单元）的。调试扫描链1＃负责处理到debugscanchainDMMdebugscanchainboundaryscanRTP1.5cycleCPUCPU1.5cycleCPUCPU必须确保两个CPU都具有相同的初始化值。所有CCM-R4错误迫使测试模式速度被限制在100MHzHCLK上。I/O规格》的Vmon章节的找到电压器阈值。到一个低电压时，它以异步方式使所有输出引脚高阻抗，并将一个复位置为有效。当该器件是在中止模式 位。将被在PORRST引脚上过滤的毛刺脉冲持续时间可以在表7-6，《PORRST的时序要求》中找到。.参最小最大VCC上可以过滤掉的毛刺脉冲的VCCIO上可以过滤掉的毛刺脉冲的宽然后把计算过的信号与预先确定的良好的信号值相比较。MCRC控制器提供多达四个通道以便在多个并联的器上执行CRC计算，并可被用于任何系统上。通道1还可以处于数据模式。在数据模式中，MCRC控制器压缩通过CPU数据总线来正在被的数据。(域模模块使用的模模块RAMS所需的权系不可系不可系用户模外模外用户和模用户和模式4-15ROM地说值组件Cortex-R4表CPUBISTLBIST控制器用作测试引擎，CPU(STCARMCPUSTC有把完整的测试运行划分成较小的独立测试集（间隔）BGAHCLK160MHz/VCLK80MHz为了在CPU自检时得到一个适当的时钟速率，执行了1STC时钟分频器。时钟分频器被地址为0xFFFFE108STCCLKDIVCLKDIVCPULBIST时钟分频器的默认值的被设置为“除以1”。注间测试覆盖测试周期（STC时钟周期00123456789 间测试覆盖测试周期（STC时钟周期AA CP-R- R-000000000 R-压偶校R-R-R-R-R-R-R-R-R-图例：R/W=/写入；R=只读；-n=复位后的值；D=器件相位字值说01CP15存30-1版本（修订版本）位，此位域持有一个针对器件配置（）的唯一编号16-器件的生产工艺其被保I/O电0I/O1I/O外设奇偶校外设奇偶校0在外设上没有奇偶校1中外设上的奇偶校10-无错误检测/校带奇偶校验的程序带ECC的程序被保8RAM0ECC被执17-修订版该器件的修订版2--ID寄存器这两个寄存器（DIEIDL和DIEIDH）形成一个64位的数，该数包含器件的批号、晶圆编号和X，Y晶圆坐标信息。单元与单元的识别信息会有所不同。此信息是被TI作为初始设备测试程序的一部分编程的。此处展示了-ID寄存器的数据格式。5-2DIEIDL寄存器（地址：0xFFFF R- 9876543R-210Y晶圆座X晶圆座R- R-图例：R/W=/写入；R=只读；-n=复位后的值；D=器件相5-3DIEIDH寄存器（地址：0xFFFF

R-

批号批号＃（14位R-图例：R/W=/写入；R=只读；-n=复位后的值；D=器件相©2010–2011,TexasInstrumentsIncorporated 器件寄存 PLLFMzPLL)的，而PLLCTL3是用来配置PLL2(F035FPLL)的。5-4PLLCTL1寄存器（地址：0xFFFF R/WP-R/WP-R-R/WP-00R/WP-图例：R/W=/写入；R=只读；-n=复位后的值；D=器件5-5PLLCTL2寄存器（地址：0xFFFF R/WP- R/WP- 图例：R/W=/写入；R=只读；-n=复位后的值；D=器件注5-6PLLCTL3寄存器（地址：0xFFFF 被保被保 被保被保PLL_DIVR/W- R/WP- R/W- R/WP图例：R/W=/写入；R=只读；-n=复位后的值；D=器件电源电压范 -0.3V至输入电压范

-0.3V-0.3V输入钳位电 IK(VI<0或VI>除AD1IN[7:0],AD2IN[7:0],ADSIN[15:8]外的所有引IK(VI<0

总 Q版 -40°C至超出“最大绝对额定值”“推荐的操作条件”下的任何其它情况，在此并未说明。所有电压值以其相关接地为基准器件建议的运行条件最小标称最大单数字逻辑电源电压（内核V数字逻辑电源电压3VMibADC电源3VV闪存泵电源电3V数字逻辑电源接0VMibADC电源-V自然通风工作温度范Q版-工作结-(1)所有电压都以VSS为基准，除VCCADVSSAD参测试条最小典型最大单输入滞V低电平输入电所有输入-V高电平输入电所有输2V低电平输出电IOL=IOL最大V高电平输出电IOH=IOH最大V低电平输入电-V高电平输入电V电压监测阈V2输入钳位电VI<VSSIO-0.3VI>VCCIO+-2输入电流IL下-1引脚5--IL--IH上-1所有其他引无上拉或下拉电阻-1源电流（器件输出）为负，而吸收电流（进入器件）这并不适用于PORRST引脚参测试条最小 典型 最大单低电平输出电误VOL=VOL8低电平输出电VOL=VOL4所有其它输出引2在自然通风温度范围的电气特性(1)(参测试条最小 典型 最大单高电平输出电误VOH=VOH-高电平输出电VOH=VOH-所有其它输出引-参测试条最小 典型 最大单流（运行模式所有封HCLK=100MHz,VCLK=HCLK=140MHz,VCLK=BGA封HCLK=160MHz,VCLK=所有封STCCLK=STCCLK=BGA封STCCLK=VCC数字电源电式所有封VC数字电源电流（打盹模式OSCIN=VCC数字电源电流（贪睡模式所有频率VCC数字电源电流（睡眠模式所有频率VCCIO数字电源电流（运行模式载VCCIO数字电源电流（打盹模式DC负载VCCIO数字电源电流（贪睡模式VCCIO数字电源电流（睡眠模式没有直流负载VCCAD电源电流（运行模式所有频率VCCAD电源电流（打盹模式所有频率VCCAD电源电流（贪睡模式所有频率VCCAD电源电流（睡眠模式所有频率I 泵电源电 =3.6V操 =3.6V程序 =3.6V =3.6V打盹模式5 =3.6V贪睡模式5 =3.6V睡眠模式5输入电容2输出电3持续时间可为1个LBIST测试间隔的持续时间。指定的PBIST电流针对所有RAM（组1-14）和所有的算法上的PBIST执行。通过配置较慢的HCLK频率，可以实现较低的电流消耗。不同的算消耗不同的电流。信息，请参阅《基本的PBIST配置和对流耗的影响》(SPNA128)。对于在睡眠模式下的闪存组/泵≤这假定在编辑一个不同组的同时从一个组中对于在睡眠模式下的闪存组/泵).最小最大单输入时钟频5周期时间脉冲持续时间，OSCIN低电平的时脉冲持续时间，OSCIN高电平的时OSC故障频率-高水OSC故障频率-低水5(aOSCINOSCOUT5-20MHz的谐振器/晶体与漏测试测量期间和HALT模式中被禁用。注TI强烈建议每个客户向谐振器/晶体供应商提交器件样品以便于进行验证应商有专门设备(seeNote (see(seeNote (seeNote (toggling0- .注FMPLL输出频调制深 LPOLPOCLKDET(CLKDET2(LPO)-1(LF1个高频HFLPO时钟（跛行模式）号的运行状态，OSCFAIL标志和时钟转换将持续进行。OSCFAIL唯一可以被清除的方法（并重新启用OSCIN作为时钟源）就是是一个加电复位。7-3LPO参最小类单无效频下限阀5上限阈HFosc频LFosc频guaranteedguaranteed 7-2LPO参测试条件最小最大单HCLK系统时钟频率（337球状栅格阵封装启用的管线模管线模式被禁HCLK系统时钟频率（144引脚四方扁封装启用的管线模管线模式被禁GCLK-CPU时钟频率（比例RTICLK时钟频VCLK初级外设时钟频VCLK2次级外设时钟频AVCLK1-初级异步外设时钟频AVCLK2-次级异步外设时钟频ECLKECP模块的外部时钟输出频f（程序/擦除系统时钟频率-闪存编程/擦(ECLK)=f(VCLK)/N,其中N={1到65536}。N是 决定启用或禁用管线模式Address

00 00DataAddressData

0120123

注ECLK.编参测试条件最小最大单3N）时4所有的预分频因子组合（XN）0.5tc(ECLK)–X={1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16}。X N={1到65536}。N是 47-4ECLK.编最小最大单 加电期间，PORRST必须有效时，VCC低电源电V 加电期间，PORST平V加电期间，PORRST必须有效时 低电源电V加电期间，PORRST必须保持有效并在断电期间变为有效时，CCI/V高电源电平3VPORRSTVCCIO的低电平输入电压>0.2VPORRSTVCCIO的低电平输入电压<V3建立时间,加电期间，在VCCIO和V >VCCIOPORL前的PORRST的有效时06保持时间，PORRST在VCC> ORH后的有效时17建立时间，断电期间，PORRST在 ORH前的有效时88保持时间，PORRST在VCCIO和 >VCCIOPORH后的有效时19保持时间,PORRST在VCC< ORL后的有效时0滤波时间PORST保生成一个中断(1)滤波时间RS成一个中断()PORRST引脚上恰好比毛刺脉冲滤波器应用在该引脚上的脉冲长的低脉冲将导致一个很短的内部复位。VVVVVCC(1.5 7-5PORRST注 .参最小最大单有效时间，在PORRST无效后RST的激活时有效时间，RST的激活时间（所有其它(1)指定的值不包括上升/下降时间。 在PORRST的期间，IOIO的缓冲条件（nPORRST低阻抗）：nPORRSTnPORRST变高阻抗后，除nRST外的所有I/O引脚都立即被配置为高阻抗。在nPORRST是低阻抗时，FlexRayFRAYTX1和低阻抗时，FlexRayFRAYTX1FRAYTX2引脚是高阻抗（高-Z），nPORRST升高后输出立即变在加电复位时，IO上拉/nPORRST是低阻抗时，所有输入引脚上的内部上拉和下拉电阻器被表中，复位后的默认值被列在“可编程”nPORRST，NRST，NTRSTTEST（测试）引脚例外。编说最小最大单tf(测试滤波时间TEST，小于最小值的脉冲将被过滤掉，大于最大值的脉冲将 TDOJTAG12MHz50pF7-9JTAG编最小最大单TCK频率（在HCLKmax上RTCK（在TCKmaxHCLKmax上1td(TCK-延迟时间TCKRTCK2tsu(TDI/TMS-建立时间，TDITMSRTCK(RTCKr)前的时3保持时间，TDI，TMS在RTCKr后的时04th(RTCKf-保持时间，TDO在RTCKf后的05td(RTCKf-)7-6JTAG .参最小最大单8mA引598mA引594mA引74mA引72mA-z引2mA-z引

7-7CMOS

7-11输入时序的时序要求最小最大单输入最小脉冲宽tc(VCLK)+tc(VCLK)=VBUS时钟周期时间=上面显示的时序仅对在GIO模式中使用的引脚有07-8CMOS最小标称最大单tprog(32-位全字（32位）编程时tprog（全部2M字节编程时间s个周stprogECC(16-位tECC（全部间（256K字节）s个周7st擦除（扇区2s个周st擦除（组头25个周期ssss周编程时间包括状态机的的开销，但不包括数据传输时间闪存写入/擦除周期和数据保持技术规范基于TI闪存API的经验证执行。不支持非TI闪存API执行。详细描述请参阅F035《闪存验证SPI主控模式时序参数（0，SPICLK输出SPISIMOSPISOMI输入7-13SPI主控模式外部时序参数编最小最大单1周期时间，SPICLK(脉冲持续时间，SPICLK高电平的时间（时钟极性=0.5tc(SPC)M-3-0.5tc(SPC)M+脉冲持续时间，SPICLK低电平的时间（时钟极性=0.5tc(SPC)M-3-0.5tc(SPC)M-脉冲持续时间，SPICLK低电平的时间（时钟极性=0.5tc(SPC)M-3-0.5tc(SPC)M-脉冲持续时间，SPICLK高电平的时间（时钟极性=0.5tc(SPC)M-3-0.5tc(SPC)M-td(SIMO-时间（时钟极性=0）0.5tc(SPC)M-td(SIMO-时间（时钟极性=1）0.5tc(SPC)M-tv(SPCL-S有效时间，SPICLK低电平后，SPISIMO数据有效的时间（时钟极性=0）0.5tc(SPC)M-tf(SPC)-tv(SPCH-S有效时间，SPICLK高电平之后，SPISIMO数据有效的时间（时钟极性=1）0.5tc(SPC)M-tr(SPC)-tsu(SOMI-建立时间，SPISOMI在SPICLK低电平之前的时tsu(SOMI-建立时间，SPISOMI在SPICLK高电平之前的时间（时钟极性=1）tr(SPC)+th(SPCL-保持时间，SPICLK低电平之后SPISOMI数据有效的时间（时钟极性=0）th(SPCH-保持时间，SPICLK高电平之后SPISOMI数据有效的时间（时钟极性=1）SPInENAtSPENA时是低电平（时钟极性tr(SPC)-92)*tc(VCLK)-tf(SPICS)+tr(SPC)+5SPInENAtSPENA时是低电平（时钟极性=2)*tc(VCLK)-tf(SPICS)+tf(SPC)-92)*tc(VCLK)-tf(SPICS)+tf(SPC)+5保持时间SPICLK在CS无效前为低电平（时钟极性=0）tf(SPC)+tr(SPICS)-tf(SPC)+tr(SPICS)+性=1）tr(SPC)+tr(SPICS)-tr(SPC)+tr(SPICS)+C2TDELAY*tc(VCLK)-tf(SPICS)-20C2TDELAY*SPIENAn写入缓冲区的采样设置主位(SPIGCR1.0)并且时钟相位位(SPIFMTx.16)被设tc(VCLK)=接口时钟周期时间=1/f(VCLK)对于上升和下降时序，请参阅“输出时序与负载电容间关系的开关特性”表当SPI在主控模式中时，必须满足下列条件1255PS值：tc(SPC)M≥(PS+1)tc(VCLK)≥50ns，其PSSPIFMTx中设置的预分频值。[15:8]寄存器位对于为0的PS值：tc(SPC)M=2tc(VCLK)≥50ns.SPICLK引脚上的外部负载必须小于60pF。C2TDELAY和T2CDELAY在SPIDELAY寄存器中编MasterOutMasterOutDataIsMustBe(clockpolarity=(clockpolarity=7-9SPI主控模式外部定时（MasterOutDataMasterOutDataIs(clockpolarity=(clockpolarity=SPI主控模式外部时序参数（时钟相位1，SPICLK=输出SPISIMOSPISOMI输入7-14SPI主控模式外部时序参数编最小最大单1周期时间，SPICLK(脉冲持续时间，SPICLK高电平的时间（时钟极性=0.5tc(SPC)M-3-0.5tc(SPC)M+脉冲持续时间，SPICLK低电平的时间（时钟极性=0.5tc(SPC)M-3-0.5tc(SPC)M+脉冲持续时间，SPICLK低电平的时间（时钟极性=0.5tc(SPC)M-3-0.5tc(SPC)M+脉冲持续时间，SPICLK高电平的时间（时钟极性=0.5tc(SPC)M-3-0.5tc(SPC)M+td(SIMO-延迟时间，SPISIMO数据有效后SPICLK高电平的时间（时钟极性=0）0.5tc(SPC)M-td(SIMO-延迟时间，SPISIMO数据有效后SPICLK低电平的时间（时钟极性=1）0.5tc(SPC)M-tv(SPCH-S的时间（时钟极性=0）0.5tc(SPC)M-tr(SPC)-tv(SPCL-S有效时间，SPICLK低电平后，SPISIMO数据有效的时间（时钟极性=1）0.5tc(SPC)M-tf(SPC)-tsu(SOMI-建立时间，SPISOMI在SPICLK高电平之前的时间（时钟极性=0）tsu(SOMI-建立时间，SPISOMI在SPICLK低电平之前的时tv(SPCH-有效时间，SPICLK高电平之后SPISOMI数据有效的时间（时钟极性=0）tv(SPCL-有效时间，SPICLK低电平之后SPISOMI数据有效的时间（时钟极性=1）SPInENAtSPENA时是低电平（时钟极性=tf(SPICS)+tr(SPC)-9tf(SPICS)+tr(SPC)+5SPInENAtSPENA时是低电平（时钟极性=2)*tc(VCLK)+0.5*tc(SPC)M-tf(SPICS)+tf(SPC)-92)*tc(VCLK)+0.5*tc(SPC)M-tf(SPICS)+tf(SPC)+5保持时间SPICLK在CS无效前为低电平（时钟极性=0）保持时间SPICLK在CS无效前为高电平（时钟极性=1）C2TDELAY*tc(VCLK)-tf(SPICS)-20C2TDELAY*SPIENAn写入缓冲区的采样设置主位(SPIGCR1.0)并且时钟相位位(SPIFMTx.16)被设tc(VCLK)=接口时钟周期时间=1/f(VCLK)对于上升和下降时序，请参阅“输出时序与负载电容间关系的开关特性”表当SPI在主控模式中时，必须满足下列条件1255PS值：tc(SPC)M≥(PS+1)tc(VCLK)≥50ns，其PSSPIFMTx中设置的预分频值。[15:8]寄存器位。对于为0的PS值:tc(SPC)M=2tc(VCLK)≥50ns。SPICLK引脚上的外部负载必须小于60pF。C2TDELAY和T2CDELAY在SPIDELAY寄存器中设定(clockpolarity=(clockpolarity=

MasterOutDataIs

DataMustBeMustBeMasterOutDataMasterOutDataIs(clockpolarity=(clockpolarity=SPI受控模式外部时序参数（0，SPICLK输入SPISIMOSPISOMI输出7-15SPI受控模式外部时序参数编最小最大单1周期时间脉冲持续时间，SPICLK高电平的时间（时钟极性=脉冲持续时间，SPICLK低电平的时间（时钟极性=脉冲持续时间，SPICLK低电平的时间（时钟极性=脉冲持续时间，SPICLK高电平的时间（时钟极性=td(SPCH-延迟时间，SPICLK高电平之后SPISOMI有效的时间（时钟极性=0）td(SPCL-延迟时间，SPICLK低电平之后SPISOMI有效的时间（时钟极性=1）trf(SOMI)+tV(SPCH-有效时间，SPICLK高电平之后SPISOMI数据有效的时间（时钟极性=0）0tV(SPCL-有效时间，SPICLK低电平之后SPISOMI数据有效的时间（时钟极性=1）0tsu(SIMO-建立时间，SPISIMO在SPICLK低电平之前的时间（时钟极性=0）4tsu(SIMO-建立时间，SPISIMO在SPICLK高电平之前的时间（时钟极性=1）4th(SPCL-保持时间，SPICLK低电平后，SPISIMO数据有效的时间（时钟极性=0）6th(SPCH-保持时间，SPICLK高电平之后，SPISIMO数据有效的时间（时钟极性=1）68td(SPCL-电平的时间（时钟极性=0）td(SPCH-电平时间（时钟极性=1）9td(SCSL-间（如果新数据已经被写入SPI缓冲区）tc(VCLK)+tf(ENAn)+设置主位（SPIGCR1.0）并且时钟相位位（SPIFMTx.16）被设置tc(VCLK)=接口时钟周期时间=1/f(VCLK)对于上升和下降时序，请参阅“输出时序与负载电容间关系的开关特性”表SPI在受控模式中，必须满足下列条件：tc(SPC)S>2tc(VCLK)和tc(SPC)S>=90ns。tw(SPCH)Stc(VCLK)tw(SPCL)Stc(VCLK)。SPISOMIDataIsSPISOMIDataIsSPISIMOMustBe(clockpolarity=(clockpolarity=7-13SPI受控模式外部时序（(clockpolarity=(clockpolarity=7-14SPI受控模式使能时序（SPI受控模式外部时序参数（时钟相位1，SPICLK=输入SPISIMOSPISOMI输出7-16SPI受控模式外部时序参数编最小最大单1周期时间脉冲持续时间，SPICLK高电平的时间（时钟极性=脉冲持续时间，SPICLK低电平的时间（时钟极性=脉冲持续时间，SPICLK低电平的时间（时钟极性=脉冲持续时间，SPICLK高电平的时间（时钟极性=时间，SPICLK低电平之后SPISOMI数据有效的时间（时钟极性=0）延迟时间，SPICLK高电平之后SPISOMI数据有效的时间（时钟极性=1）有效时间，SPICLK高电平之后SPISOMI数据有效的时间（时钟极性=0）0有效时间，SPICLK低电平之后SPISOMI数据有效的时间（时钟极性=1）0建立时间，SPISIMO在SPICLK高电平之前的时间（时钟极性=0）4建立时间，SPISIMO在SPICLK低电平之前的时间（时钟极性=1）4S保持时间，SPICLK高电平之后，SPISIMO数据有效的时间（时钟极性=0）6S保持时间，SPICLK低电平后，SPISIMO数据有效的时间（时钟极性=1）68平时间（时钟极性=0）时间（时钟极性=1）9间（如果新数据已经被写入SPI缓冲区）tc(VCLK)+tf(ENAn)+果新数据已经被写入SPI缓冲区）2tc(VCLK)+trf(SOMI)+设置主位（SPIGCR1.0）并且时钟相位位（SPIFMTx.16）被设置tc(VCLK)==对于上升和下降时序，请参阅“输出时序与负载电容的开关特性”表SPI在受控模式中，必须满足下列条件：tc(SPC)S>2tc(VCLK)和tc(SPC)S>=90ns。tw(SPCH)Stc(VCLK)tw(SPCL)Stc(VCLK)。(clockpolarity=(clockpolarity=

SPISOMIDataIsSPISIMOMustBe

Data7-15SPI受控模式外部时序（SlaveSlaveOutDataIs(clockpolarity=(clockpolarity=7-16SPI受控模式使能定时（CANCANnTXCANnRX7-17CANnTXCANnRX参最小最大单延迟时间，传输移位寄存器到CANnTX引脚的时间延迟时间，CANnRX引脚接收移位寄存器的时5(1)这些值不包括输出缓冲区的上升/下降时间SCI/LIN参最小最大单时钟抖动和信号对FlexRayBSS（字节起始序列）到FlexRay内核中从RX引脚到采样点的上升和下降之间的延-EMIF7-19EMIF读/写模式切换特性参说最小最大单和写1td（周转周转时(TA+1)*Etr(CS)-(TA+1)*E-tr(CS)+32EMIF周期时TA+4)*E-tf(CS)-3tsu(EMCSL-输出建立时间，ECS低电平至ME(SS=)输出建立时间ECSMO(SS)-tf(CS)+tf(OE)--4th(EMOEH-输出保持时间,EMIOE高电平至EMICS[:]高电平的时间（SS）(RH+1)*E-tr(OE)+tr(CS)-(RH+1)*E-输出保持时间，EOEMCS电平的时间（SS）-tr(OE)+tr(CS)--5tsu(EMBAV-输出建立时间,EMIBADD[:]有效至EMIOE低电平的时间trf(AD)+tf(OE)-6th(EMOEH-输出保持时间，EMIFOE高电平至无效的时7tsu(EMAV-输出建立时间,EMIFBADD[21:0]有效至EMIFOE低(RS+1)*Etrf(AD)+tf(OE)-(RS+1)*Etrf(AD)+tf(OE)+8th(EMOEH-输出保持时间，EOEM无效的时间(RH+1)*Etr(OE)-(RH+1)*E-tr(OE)+69EMIFOE低电平有效宽(RST+1)*E-tf(OE)-1(RST+1)*E-tf(OE)+0tsu(EMDV-建立时间,EMIFD[15:0]在EMIFOE高电平前的有效tr(OE)+th(EMOEH-保持时间，EMD10]在EMOE-tr(OE)-写EMIF写入周期时(WS+WST+WH+TA+4)E-tf(CS)-(WS+WST+WH+TA+4)E-tf(CS)+tsu(EMCSL-输出建立时间，ECS低电平至ME(SS=)(WS+1)*E-tf(CS)+tf(WE)-(WS+1)*E-tf(CS)+tf(WE)+输出建立时间ECSME(SS)-tf(CS)+tf(WE)+th(EMWEH-输出保持时间，E高电平至MCS电平的时间（SS）(WH+1)*E-tr(WE)+tr(CS)-(WH+1)*E-tr(WE)+tr(CS)+输出保持时间,EMIE高电平至EMCS3]平的时间（SS）-tr(WE)+tr(CS)+tsu(EMBAV-输出建立时间,EMIBADD[:]有效至EMIE低电平的时间(WS+1)*Etrf(AD)+tf(WE)-(WS+1)*Etrf(AD)+tf(WE)+th(EMWEH-输出保持时间，EMIFWE高电平至无效的时(WH+1)*Etr(WE)-(WH+1)*E-tr(WE)+5tsu(EMAV-输出建立时间,EMIFADD[21:0]有效至EMIFWE低(WS+1)*Etrf(AD)+tf(WE)-(WS+1)*Etrf(AD)+tf(WE)+th(EMWEH-输出保持时间，EMIFWE高电平至无效的时(WH+1)*Etr(WE)-(WH+1)*E-tr(WE)+6EMIFWE低电平有效宽(WST+1)*E-tf(WE)-1(WST+1)*E-tf(WE)+1RS=设置，RST=选通脉冲，RH=保持，WS=写入建立，WST=写入选通脉冲，WH=写入保持，TA=转向，SS=选Ens为单位VCLK表7-19.EMIF读/写模式切换特性(1)(2) 参说最小最大单tsu(EMDV-输出建立时间,EMIFD[15:0]有效至EMIFWE低电平(WS+1)*Etrf(DA)+tf(WE)-(WS+1)*Etrf(DA)+tf(WE)+th(EMWEH-输出保持时间,EMIFD[15:0]在EMIFWE高电平后的(WH+1)*Etr(WE)-(WH+1)*E-tr(WE)+5

ETMETMTRACECLK

参最小最大说40参最小最大说40时钟频时钟周低脉冲宽高脉冲宽时钟和数据上升时时钟和数据下降时ETMDATA 参典说数据建立参典说数据建立时数据保存时25°C和标称电压

RTPRTPCLK参最小说10时钟参最小说10时钟周期（取决于HCLK的分频比(t(RTP)cyc/2)-((tr+tf)/2)-高脉冲宽度（取决于HCLK分频比和引脚的(t(RTP)cyc/2)-((tr+tf)/2)-低脉冲宽度（取决于HCLK分频比和引脚的RTPDATA 参最小说0.5t(RTP)cyc参最小说0.5t(RTP)cyc-数据建立时0.5t(RTP)cyc-数据保存时0.5t(RTP)cyc-同步建立时0.5t(RTP)cyc-同步保持时 11 15 Divideby参最小最大说参最小最大说1.5tc(HCLK)+tr(RTPSYNC)+来暂停预定的RTPSYNC之后数据包的传输t(RTP)启5.5tc(HCLK)+tr(RTPSYNC)+停前变为低电平之后的恢复时间DMMDMMCLK 参最小说tc(HCLK)*参最小说tc(HCLK)*时钟周t(DMM)cyc/2-高脉冲宽t(DMM)cyc/2-低脉冲宽DMMDATA 参最小说同步激参最小说同步激活到CLK下降边沿的建立时CLK下降边沿到同步未激活的保持时数据到CLK下降边沿的建立时CLK下降边沿到数据的保持时DMMENA2DMMCLK1DMM数据包的情况（模式=8，据D8数据DMMENA被置为有效，DMM4HCKL周期后停止接收数据包；一旦DMMENA被置为无效，DMM将立即处理数据包（0个HCKL周期后）。多缓冲模数转换器(MibADC)有一个针对其模拟电路的独立电源总线，此电源总线通过出现在逻辑电的性能。所有的数模转换技术规范都是相对于ADREFLO给出的除非另有说明。7-27分辨12位（4096值单分00hFFFh[00VAI≤ADREFLO时；FFF相对VAI≥ADREFHI时7-28MibADC建议工作条件最小最大单模数高电压基准3V模数低电压基准0V模拟输入电V模拟输入钳位电流(VAIVSSAD–0.3VAIVCCAD+-2对于VCCAD和VSSAD建议的工作条件，请参阅“器件建议工作条件”表输入到任何指定范围之外的ADC输入通道中的输入电流可能会影响其他通道的转换结果.参说明/条单R复ΩADC采样开关导通电Ω1LSB=(ADREFHI–ADREFLO)/212对于表7-29.建议工作条件全范围内的工作特性(1) 参说明/条单C复输入多路复用电模拟输入漏电每个ADC输入引脚的输漏电-ADREFHI输入电流ADREFHI=3.6V,ADREFLO=53V微分非线性误实际步长宽度和理想值之间的差异积分非线性误从最佳直线到MibADC的最大偏差。MibADC传输的特点，不包括±有位)总误差/绝对精模拟值与理想中点值之间的差异最大值实行定期进行内部校±4无需校±要获得绝对精度，需要定期执行内偏移校准。信息，请参阅S7LS系列微控制器技术参考手册》(SPNU4)的《数模转换（ADC)模块》一章和《到嵌入式12位ADC的接口》(SPNA1)。 .MibADC7-30MibADC最小正常单周期时间，MibADC时延迟时间，采样和保持时延迟时间，转换时延迟时间，总样本/保持和转换时)MibADC0...0...DigitalOutput0DigitalOutput0...0...0...

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LinearityError(1/2Error(1/2LSB)0... ogInputValue(1/2End-PointLin.ErrorAtTransition001/010(1/40...DigitalOutput0DigitalOutput0...0...0...0...0... ogInputValue.MibADC0...(11/4LSB)TotalAt0...001(1/2DigitalOutput0DigitalOutput0...0...0...0...0... ogInputValue.日添加、删除、和修修订版20103更新了内存映射部分A20106更新了ZWT封装引脚分配图解。B20108201010更新了RTPDATA时序图增加了闪存ECC和RamECC上推测取指令的注释。更新了带有特征化数据的时序要求增加了RCLK，测试引脚参数，固定的SPI时序C20111更新了带有特征化数据的数据表。TMS版本D20117更新了DMA通道控制数据包的数量增加了表2-7的注释来为不同RAM指定测试时钟。修改了表7-6的注释来处理勘误表ogIP_F035.BTS_VMON_F035_33.2F©2010–2011,TexasInstrumentsIncorporated 修订历史记 PGES-PQFP-G1449-1PGES-PQFP-G144参5.参PACKAGEOPTIONPACKAGEOPTION2-May-PACKAGINGOrderablePackageE