EDA技术湖南文理学院知到章节答案智慧树2023年

EDA技术(湖南文理学院）知到章节测试答案智慧树2023年最新第一章测试EDA的中文含义是（）

参考答案:

电子设计自动化在EDA中，IP的中文含义是（）。

参考答案:

知识产权核CPLD/FPGA最显著的特点不包括（）

参考答案:

可移植性下列硬件描述语言中成为IEEE标准的是（）

参考答案:

VHDL下列硬件描述语言中最适合于描述门级电路的是（）

参考答案:

ABEL第二章测试可编程逻辑器件的英文简称是（）。

参考答案:

PLD现场可编程门阵列的英文简称是（）。

参考答案:

FPGAEPF10K30TC144-4具有多少个管脚（）。

参考答案:

144个EPF10K30TC144-4器件的速度等级是（）。

参考答案:

4ns大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（）。

参考答案:

基于SRAM的FPGA器件，在每次上电后必须进行一次配置；第三章测试VHDL常用的库是（）标准库．

参考答案:

IEEE在下列标识符中，（）是VHDL合法标识符．

参考答案:

h_adder_4VHDL程序中的中间信号必须在__________中定义，变量必须在__________中定义．（）

参考答案:

结构体进程在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（）事先声明．

参考答案:

不必在VHDL的并行语句之前，可以用（）来传送往来信息．

参考答案:

信号在VHDL中，条件信号赋值语句WHEN_ELSE属于（）语句．

参考答案:

并行在元件例化（COMPONENT）语句中，用（）符号实现名称映射，将例化元件端口声明语句中的信号名与PORTMAP（）中的信号名关联起来．

参考答案:

＝＞一个项目的输入输出端口是定义在()。

参考答案:

实体中描述项目具有逻辑功能的是()。

参考答案:

结构体关键字ARCHITECTURE定义的是()。

参考答案:

结构体第四章测试QuartusII是哪个公司的软件（）。

参考答案:

ALTERAQuartusII的设计文件不能直接保存在（）。

参考答案:

硬盘根目录使用QuartusII工具软件建立仿真文件，应采用（）方式．

参考答案:

波形编辑建立设计项目的菜单是（）．

参考答案:

“File”“NewProjectWizard”在QuartusII集成环境下为图形文件产生一个元件符号的主要用途是（）．

参考答案:

被高层次电路设计调用执行QuartusII的（）命令，可以对设计电路进行功能仿真或者时序仿真．

参考答案:

StartSimulationQuartusII的图形设计文件类型是（）．

参考答案:

.bdfQuartusII是（）

参考答案:

EDA工具软件使用QuartusII工具软件实现原理图设计输入，应采用（）方式．

参考答案:

模块/原理图文件一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（）．

参考答案:

设计实体第五章测试补全以下VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder_3_to_8IS

PORT(a,b,c,g1,g2a,g2b:INSTD_LOGIC;

y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder_3_to_8;ARCHITECTURErtlOFdecoder_3_to_8IS

SIGNALindata:(

);BEGIN

indataPROCESS(indata,g1,g2a,g2b)……

ENDIF;ENDPROCESS;

参考答案:

std_logic_vector(2downto0)补全以下VHDL程序.Libraryieee;Useieee.std_logic_1164.all;entityqk_11isport(a,b,c,d,en:instd_logic;

s:instd_logic_vector(1downto0);

op:outstd_logic);endqk_11;architecturear_1ofqk_11is

signalf:(

);beginf

withfselect

op

bwhen“101”,

cwhen“110”,

dwhenothers;

endar_1;

参考答案:

std_logic_vector(2downto0)补全以下D触发器VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdffIS

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC;

Q:OUTSTD_LOGIC);ENDdff;ARCHITECTUREbhvOFdffISBEGIN

PROCESS(_______)

BEGIN

IFCLK’EVENTANDCLK=‘1’THEN

Q

ENDIF;

ENDPROCESS;ENDbhv;

参考答案:

CLK选出对于有下划线语句解释正确的释义（

）Libraryieee;Useieee.std_logic_1164.all;

定义元件库

entityqk_11isport(a,b,c,d,en:instd_logic;

s:instd_logic_vector(1downto0);

op:outstd_logic);endqk_11;architecturear_1ofqk_11is

signalf:std_logic_vector(2downto0);beginf

process(f)

begin

casefis

when”100”=>op

when”101”=>op

when”110”=>op

whenothers=>opendcase;endprocess;endar_1;

参考答案:

将输入信号en和s连接赋值给f补全以下二选一VHDL程序Entitymuxisport(d0,d1,sel:inbit;q:outbit);

endmux;