CMOS集成电路后端设计与实战

CMOS集成电路后端设计与实战前言第1章引论11.1集成电路发展史简介11.2国内集成电路发展现状21.3国际集成电路发展趋势4第2章集成电路后端设计方法52.1集成电路后端设计52.2后端全定制设计方法52.2.1后端全定制设计流程介绍62.2.2主流后端全定制设计工具介绍62.2.3后端全定制设计小结132.3后端半定制设计方法132.3.1后端半定制设计流程介绍132.3.2主流后端半定制设计工具介绍142.3.3后端半定制设计小结21第一部分后端全定制设计及实战第3章后端全定制设计之标准单元设计技术243.1设计标准单元库的重要性243.2标准单元设计技术253.2.1标准单元的基本介绍253.2.2标准单元的基本类型273.2.3\t"/item/CMOS%E9%9B%86%E6%88%90%E7%94%B5%E8%B7%AF%E5%90%8E%E7%AB%AF%E8%AE%BE%E8%AE%A1%E4%B8%8E%E5%AE%9E%E6%88%98/_blank"标准单元库提供的数据293.2.4标准单元设计参数293.3标准单元设计流程393.3.1方案设计403.3.2标准单元电路及版图设计433.3.3标准单元库版图和时序信息的提取453.3.4库模型与库文档生成473.3.5设计工具流程验证483.3.6测试电路设计及工艺流片验证493.4标准单元设计需要的数据493.5标准单元设计EDA工具50第4章后端全定制设计之标准单元电路设计技术514.1\t"/item/CMOS%E9%9B%86%E6%88%90%E7%94%B5%E8%B7%AF%E5%90%8E%E7%AB%AF%E8%AE%BE%E8%AE%A1%E4%B8%8E%E5%AE%9E%E6%88%98/_blank"CMOS工艺数字电路实现结构514.1.1静态电路实现结构514.1.2伪\t"/item/CMOS%E9%9B%86%E6%88%90%E7%94%B5%E8%B7%AF%E5%90%8E%E7%AB%AF%E8%AE%BE%E8%AE%A1%E4%B8%8E%E5%AE%9E%E6%88%98/_blank"NMOS电路实现结构524.1.3传输管与传输门电路534.1.4动态电路实现结构544.1.5高扇入逻辑电路的实现结构554.2CMOS数字电路优化604.3\t"/item/CMOS%E9%9B%86%E6%88%90%E7%94%B5%E8%B7%AF%E5%90%8E%E7%AB%AF%E8%AE%BE%E8%AE%A1%E4%B8%8E%E5%AE%9E%E6%88%98/_blank"标准单元库中几种时序单元介绍614.3.1C2MOS触发器624.3.2真单相触发器624.3.3脉冲触发器634.3.4数据流触发器64第5章后端全定制设计之标准单元电路设计实战655.1电路设计流程655.2时序单元HLFF的电路设计655.2.1建立库及电路设计环境655.2.2VituosoSchematicComposer使用基础685.2.3时序单元HLFF电路实现695.2.4时序单元HLFF电路元件的产生705.2.5时序单元HLFF电路网表输出715.3时序单元HLFF的电路仿真725.3.1设置带激励输入的仿真电路图735.3.2使用VirtuosoSpectreCircuitSimulator进行电路仿真74第6章后端全定制设计之标准单元版图设计技术806.1基本\t"/item/CMOS%E9%9B%86%E6%88%90%E7%94%B5%E8%B7%AF%E5%90%8E%E7%AB%AF%E8%AE%BE%E8%AE%A1%E4%B8%8E%E5%AE%9E%E6%88%98/_blank"CMOS工艺流程806.2基本版图层826.2.1NMOS/PMOS晶体管的版图实现836.2.2串联晶体管的版图实现836.2.3并联晶体管的版图实现846.2.4CMOS反相器的版图实现856.2.5缓冲器的版图实现856.2.6CMOS二输入与非门和或非版图实现866.3版图设计规则876.4版图设计中晶体管布局方法936.4.1基本欧拉路径法946.4.2欧拉路径法在动态电路中的应用956.4.3晶体管尺寸对版图的影响976.5标准单元版图设计的基本指导976.5.1优化设计标准单元986.5.2标准单元PIN脚的设计100第7章后端全定制设计之标准单元版图设计实战1047.1版图设计流程1047.2时序单元HLFF版图实现1057.2.1建立项目库及版图设计环境1057.2.2VituosoLayoutEditor使用基础1067.2.3时序单元HLFF版图实现1117.2.4时序单元HLFF版图GDS输出1157.3版图设计规则检查1167.3.1执行版图设计规则检查1167.3.2基于版图设计规则结果的调试1197.4版图与电路等价性检查1207.4.1执行版图与电路等价性检查1207.4.2基于版图与电路等价性检查结果的调试1247.5版图寄生参数提取126第8章后端全定制设计之标准单元特征化技术1298.1标准单元时序模型介绍1298.1.1基本的时序模型归纳1298.1.2时序信息建模方法1308.1.3时序信息文件基本内容1318.2标准单元物理格式LEF介绍1368.2.1LEF文件中重要参数详细说明1368.2.2LEF文件全局设置1398.2.3LEF文件中工艺库物理信息设置1398.2.4LEF文件中单元库物理信息设置1428.2.5LEF对应的图形视图144第9章后端全定制设计之标准单元特征化实战1459.1时序信息提取实现1459.1.1时序信息特征化的实现流程1459.1.2时序信息特征化的数据准备1469.1.3标准单元HLFF的时序信息特征化1499.1.4SiliconSmart工具流程介绍1559.2物理信息抽象化实现1559.2.1物理信息抽象化实现流程1569.2.2建立物理信息抽象化工作环境1569.2.3标准单元HLFF的物理信息抽象化1619.2.4版图抽象化后LEF数据输出174第二部分后端半定制设计及实战第10章后端半定制设计之物理实现技术17810.1半定制物理实现工程师应该具备的能力17810.2半定制物理实现流程17910.3半定制物理实现使用的EDA工具18110.4半定制物理实现需要的数据18210.5布局规划18210.6电源规划18810.6.1电压降与电迁移18810.6.2电源规划前的功耗预估方法19310.6.3电源条带的基本设置方法19410.6.4电源环的基本设置方法19710.6.5电源网络分析的基本方法19710.7时钟树的实现19910.7.1常见时钟网络的实现方法19910.7.2时钟树的综合策略20110.7.3时钟树的基本性能参数20210.7.4时钟树的综合流程20510.7.5门控时钟20910.7.6时钟树优化基本指导21010.8布线21410.8.1天线效应21410.8.2串扰噪声22010.8.3数模混合信号线走线的基本方法22410.9ECO226第11章后端半定制设计之Open-SparcT1-FPU布局布线实战22911.1布局布线的基本流程22911.2布局布线工作界面介绍23011.3建立布局布线工作环境23111.4布局布线实现23611.4.1芯片布局23611.4.2电源网络实现23811.4.3自动放置标准单元24411.4.4时钟树综合24711.4.5布线25211.4.6芯片版图完整性实现25611.4.7布局布线数据输出259第12章后端半定制设计之Open-SparcT1-FPU电压降分析实战26212.1电压降分析的基本流程26212.2建立电压降分析的工作环境26212.3电压降分析实现26612.3.1设置电源网格库26612.3.2功耗计算26912.3.3电压降分析271第三部分静态时序分析及实战第13章静态时序分析技术27813.1静态时序分析介绍27813.1.1静态时序分析背景27813.1.2静态时序分析优缺点27913.2静态时序分析基本知识28013.2.1CMOS逻辑门单元时序参数28013.2.2时序模型28113.2.3互连线模型28213.2.4时序单元相关约束28313.2.5时序路径28413.2.6时钟特性28713.2.7时序弧28913.2.8PVT环境29213.3串扰噪声29313.3.1串扰噪声恶化原因29313.3.2串扰噪声的体现形式29413.3.3串扰噪声相互作用形式29513.3.4时间窗口29613.4时序约束29813.4.1时钟约束29813.4.2I/O延时约束30813.4.3I/O环境建模约束30913.4.4时序例外31113.4.5恒定状态约束31513.4.6屏蔽时序弧31613.4.7时序设计规则约束31713.5静态时序分析基本方法31813.5.1时序图31813.5.2时序分析策略32013.5.3时序路径延时的计算方法32113.5.4时序路径的分析方法3