半加器和全加器

半加器和全加器

实验目的掌握组合逻辑电路的设计方法，验证半加器和全加器的逻辑功能。掌握中规模集成电路加法器的工作原理及其逻辑功能。实验原理在数字系统中，经常需要进行算术运算，逻辑操作及数字大小比较等操作，实现这些运算功能的电路是加法器。加法器是一种组合逻辑电路，主要功能是实现二进制数的算术加法运算。半加器半加器完成两个一位二进制数相加，若只考虑两个加数本身，而不考虑来自相邻低位的进位，称为半加，实现半加运算功能的电路称为半加器。根据加法法则可列出半加器的真值表（表1）和逻辑电路（图1）如右：由真值表可得出半加器的逻辑表达式：表1全加器两个多位数相加是每一位都是带进位相加，所以必须用全加器。这时只要依次将低位的进位输出接到高位的输入，就可构成多位加法器了。全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。基本功能是实现二进制加法。全加器的真值表见表2。逻辑表达式：

表2全加器真值表其逻辑图和逻辑符号如图5.2所示。串行进位并行加法器目前普遍应用的全加器的集成电路是74LS283，它是由超前进位电路构成的快速进位的4位全加器电路，可实现两个四位二进制的全加。其集成芯片引脚图如图3所示。加进位输入C0和进位输出C4主要用来扩大加法器字长，作为组间行波进位之用。由于它采用超前进位方式，所以进位传送速度快，主要用于高速数字计算机、数据处理及控制系统。若某一逻辑函数的输出恰好等于输入代码所表示的数加上另一常数或另一组输入代码时，则用全加器实现非常方便。例如：用74LS283设计一个四位二进制数（A=A3A2A1A0）大小可变的比较器。当控制信号M=0，A≥8时，输出为1；当控制信号M=1，A≥4时，输出为1。解：74LS283有五个输出端，只有进位输出C4在两个二进制相加大于等于16之后输出为1，而小于16时输出为0。这一特点与命题要求相符，故选C4作为比较器的输出。当M=0时，A≥8，要使C4=1，必定得加1000，即B3B2B1B0=1000。当M=1时，A≥4，要使C4=1，必定得加1100，即B3B2B1B0=1100。图274LS283集成芯片引脚图

用74LS283构成一位8421BCD码加法器

CS>9的卡诺图实验内容与步骤用74LS283设计一个四位二进制数（A=A3A2A1A0）大小可变的比较器。当控制信号M=0，A≥10时，输出为1。连线并列出真值表。用两块四位全加器设计一个二—十进制加法器，并做以下运算：

1）（3）10+（5）10=2）（6）10+（6）10=3）（9）10+（8）10=将8421BCD码的输出分别接至译码／驱动器CC4511的对应输入口D、C、B、A，接上+5V显示器的电源，观测8421BCD码与LED数码管显示的对应数字是否一致，及译码显示是否正常。实验报告要求整理实验数据，列写实验任务的设计过程，画出设计的逻辑电路图，并注明所用集成电路的引脚号。拟定记录测量结果的表格。总结用门电路实现半加器和全加器的方法。总结用四位二进制全加器74LS283设计代码转换电路的方法。思