数字秒表课程设计报告

按键时的抖动，运用了SR锁存器构成机械开关作为消抖电路。计时电路由六块74HC161芯个计时电路。为消去开关按键时的抖动，运用了SR锁存器构成机械开关作为消抖电路。此设计为体育比赛的数字秒表，输入时钟脉冲频率为1kHZ,能够显示0.01秒的时间，最长时间为59分59秒99毫秒。2一、数字秒表设计要求 31.1基本要求 1.2发挥部分 二、总体设计方案 3三、数字秒表的构成 4 43.1.1计时器 43.1.2计数电路 53.1.2.1十进制模块电路 53.1.2.2六进制模块电路 53.1.2.3一百进制模块电路 63.1.2.4六十进制模块电路 73.2译码电路 3.3数字显示电路 93.4复位清零功能 93.5开关及内部消抖 五、课程设计总结报告 六、参考文献 3时钟时钟脉冲输入计时起停电路译码电路管显间一、数字秒表设计要求1.1基本要求(1)设计用于体育比赛的数字秒表，要求计时精度大于0.01秒，计时器能显示0.01秒的时间，提供给计时器内部的脉冲频率应大于100HZ,这里选用1KHZ。(2)计时器的最长计时时间为1小时，为此需要一个六位的显示器，显示的最长时间为59分59秒99毫(3)设置有复位和起停开关。复位开关用来使计时器清零，并作好计时准备。起停开关的使用方法与传统的机械式计时器相同，即按一下起停开关，启动计时器开始计时，在按一下起停开关，计时终止。复位开关可以在任何情况下使用。1.2发挥部分复位开关和起停开关有内部消抖处理。二、总体设计方案数字秒表主要由脉冲电路、计数电路、译码器、显示器等部分组成。时钟脉冲电路产生1KHZ脉冲，并将脉冲信号输入计数电路使计数电路工作。计数电路结果由74HC4511译码器组成的译码电路译码，并七段数码管组成的显示器显示时间。数字秒表的设计逻辑框图如图：六十进制分计时电路六十进制秒进制一百进制毫秒计数电路复位清零电路4三、数字秒表的构成3.1.1计时器计时器是秒表设计的核心部分，本次秒表设计采用计数器74HC161(见图1.1)。74HC161是四位二进(RCO=Q0·Q1·Q2·Q3·ENT).设计时使能端ENP、ENT接一个高电平，CLK接收时钟脉冲开始计数。74HC161是具有同步预置功能的计数器，在其计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置控制信号反馈至预置控制端，在下一个CP脉冲作用后，计数器就会把预置数据输入端D0、D1、D2、D3的状态置入计数器。预置信号消失后，计数器就从被置入的状态开始重新计数。该电路从由十进制模块组成的100分频电路开始，如图所示，在其计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置控制信号反馈至预置控制端，在下一个CP脉冲作用后，计数器就会把预置数据输入端D3、D2、D1、DO的状态置入计数器。预置信号消失后，计数器就从被置入的状态开始重新计数。设计过程中采用的是反馈置数法。图1.1如图为74HC161计数器示意图53.1.2.1十进制模块电路设计十进制模块电路过程中采用的是反馈置数法。预置74HC161计数器数据输入端D0、D1、D2、D3为零，把QO端和Q3端输出信号经一个与非门处理后将信号反馈到置数端(LOAD)。当计数器输出为1001时，在第10个脉冲作用下，置数端LOAD工作，计数器输出端Q₀、Q、Q₂、Q₃就会被置成预置状态，重新开始计数，即为十进制模块(见图1.2)。计数电路由74HC161计数器组成的十进制模块和六进制模块共同组成。74HC161是具有同步预置功能的计数器，在其计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置控制信号反馈至预置控制端，在下一个CP脉冲作用后，计数器就会把预置数据输入端D0、D1、D2、D3的状态置入计数器。预置信号消失后，计数器就从被置入的状态开始重新计数。设计过程中采用的是反馈置数法，若要设计一个十进制分频电路，可以把Q0端和Q3端输出信号一个与非门处理后将信号反馈到置数端(LOAD),当输出为1001时，在第10个脉冲作用下，计数器输出端Q。、Q、Q₂、Q₃就会被置成预置状态，重新开始计数。六进制分频电路的设计原理与十进制分频电路相同。图1.2如图为十进制电路3.1.2.2六进制模块电路设计六进制模块电路过程中采用的是反馈置数法。预置74HC161计数器数据输入端D0、D1、D2、D3为零，把Q0端和Q2端输出信号经一个与非门处理后将信号反馈到置数端(LOAD)。当计数器输出为0101时，在第6个脉冲作用下，置数端工作，计数器输出端Q0、Q1、Q2、Q3就会被置成预置状态，重新开始计数，即为六进制模块(见图1.3)。6图1.3如图即为六进制模块电路3.1.2.3一百进制模块电路一百进制模块电路(见图1.4)由两级74HC161计数器构成的十进制模块电路组成。两级十分频电路与串联，形成串行进位计数。时钟脉冲输入第一级十分频模块电路CLK端，当第一级输出为1001时，在第10个脉冲作用下，置数端工作，计数器输出端Q、9、Q₂、Q3就会被置成预置状态，重新开始计数同时20端和Q³端输出信号经一个与非门处理后将信号输出到第二级CLK端，第二级十进制模块开始工作，当第二级输出为1001时，在第一级十进制模块电路输入的第10个脉冲作用下，第二级置数端工作，计数器输出端Q₀、Q、O₂、Q₃就会被置成预置状态，重新开始计数。7图1.4如图四控制毫秒的一百进制电路3.1.2.4六十进制模块电路六十进制模块电路(见图1.5)分别由74HC161计数器构成的十进制模块电路和六进制模块电路组成。两级进制模块电路串联，形成串行进位计数。时钟脉冲输入第一级十分频模块电路CLK端，当第一级输出为1001时，在第10个脉冲作用下，置数端工作，计数器输出端Q。、Q、Q₂、Q₃就会被置成预置状态，重新开始计数同时Q0端和Q3端输出信号经一个与非门处理后将信号输出到第二级CLK端，第二级六进制模块电路开始工作，当第二级输出为0101时，在第一级十进制模块电路输入的第10个脉冲作用下，第二级置数端工作，计数器输出端Q₀、Q、Q₂、Q₃就会被置成预置状态，重新开始计数，即为六十进8图1.5控制秒和分的六十进制电路3.2译码电路译码电路由六块74HC4511七段显示译码器(如图2.1)构成。译码器功能表如图七所示，当输入8421BCD码时，输出高电平有效，用以驱动共阴极显示器。当输入1010~1111六个状态时，输出全为低电平，显示器无显示。该集成显示译码器设有三个辅助控制端BL,LELT,以增强器件的功能。设计电路时为使译码器随输入码的变化而变化，辅助控制端BL=1,LE=0,LT=1。译码器接收分、秒、毫秒计数电路的输出码后，输出电平以驱动共阴极显示器。图2.1如图为74HC4511七段显示译码器9十进制或功字形D₂D₀4S6图2.2如图为74HC4511七段显示译码器部分功能表3.3数字显示电路数字显示电路由六块7SEG-COM-CAT-BLUE七段数码管(如图3.1)构成。7SEG-COM-CAT-BLUE七段数码管其内部电路如图所示，由共阴极电路(图3.2)构成。显示电路接收来自译码电路的电平信号显示不同的数字。在数字秒表中显示器将依次根据74HC4511译码器的电平信号显示出分、秒、毫秒。图3.1图3.2如图为7SEG-COM-CAT-BLUE如图为7SEG-COM-CAT-BLUE七段数码管外部结构七段数码管内部结构3.4复位清零功能秒表的复位清零设置即将所有的计数清零端MR连接在一起，依靠SW_SPDT双刀双掷开关将全部清零端与接地端口相连接，当开关往上关闭将时将地与清零端口相连接，计数电路统一清零，实现复位清零功能，当开关往下关闭将时将地与清零端口断开，复位清零工作结束。复位清零功能电路如图4.1所示。图4.1如图为复位清零功能电路3.5开关及内部消抖消抖原因：设计所用于复位清零和起停开关为SW_SPDT双刀双掷开关，在触点关闭和断开时都会产生抖动。抖动引起误动作造成秒表的不稳定，这是不可想象的，因此需要消去抖动。解决措施：本设计采用的开关内部消抖方法为用与非门构成的基本SR锁存器组成机械开关去抖动电路(下图所示)。SR锁存器有延迟作用，可消去抖动。3图5.1如图为复位清零开关消抖电路Swn(No).6SW-SPD1图5.2如图为起停开关消抖电路74HCT00J10:A74HCT00SQ00001011图5.3如图为用与非门构成的SR锁存器功能表图6如图为具有复位清零和起停功能的秒表由于数字集成电路的发展，使得数字秒表的精度、稳定度大幅度提升。数字电路具有便捷、稳定的优点，在现在电子技术中占有越来越重要的位置，数字电路在我们的生活中已成为不可缺少的一部分。通过本次课程设计使我们对如何运用数字电路设计秒表有了更为深入的了解。此设计为体育比赛的数字秒表，能够显示0.01秒的时间，最长时间为59分59秒99毫秒。该数字秒表由六块74HC161芯片和六个与非门构成，采用六十进制模块电路和一百进制模块电路。由毫秒进到秒的过程中，当毫秒为达到99后，下一个脉冲来到，毫秒位变为预置数0000的同时，秒位进1,由秒进位到分位也是同样道理。在设计数字电路时，在74HC4511的