SOICMOS工艺及产品介绍ppt课件

1、SOI/CMOS技术和产品介绍，工程部，2014年7月1日，典型SOI材料主流制备技术概述SOI器件特性产品介绍，概述，概述，1。器件尺寸的减小给体硅集成电路的发展带来了问题，静态功耗限制了Vt的进一步减小和栅氧化层厚度的减小。栅极漏电和可靠性问题寄生闩锁效应降低了电路可靠性功耗和热耗已经成为瓶颈器件隔离面积的相对增加影响了集成度和速度的进一步提高复杂的新技术和昂贵的设备，2 .对策，-深沟槽隔离-晕圈和反阱结构-应变沟道-高介电常数栅介质材料-新衬底材料SOI -新复合衬底材料，概述，3。绝缘体上硅)，高速：小结电容；SOI器件具有高迁移率(低Vt导致小纵向电场)-低功耗：静态功耗=1 *

2、VDD，小的1导致低静态功耗；动态功耗=C * f * VDD；因为结电容低，所以动态功耗小。-更适合小尺寸器件的SOI器件具有较小的短沟道效应；无体穿通问题；低漏电流特别适用于低电压、低功耗的SOI器件工艺步骤少，与体硅工艺兼容良好的抗辐射特性，如采用全介质隔离结构，完全消除了体硅CMOS的闩锁效应，结面积极小，具有很强的抗软故障和瞬时辐照能力。4.SOI - SOI材料质量存在的问题需要改进。成本需要降低。-soi器件的寄生效应：浮体效应和自热效应-soi器件的特性需要进一步了解，器件模型和EDA仿真工具还不完善-体硅技术的快速进步也抑制了SOI研究和应用的进展，SOI材料的主流制备方法和

3、特性，EPI SIMOX BSOI Smart-Cut、顶硅层、介质埋层、硅衬底、SOI材料的主体结构、介质层、顶硅层、SOS结构、SOI结构，1。以蓝宝石为衬底，在其上外延生长单晶硅薄膜的异质外延(蓝宝石上外延硅)只取得了一定程度的成功，难以扩大其应用范围。1)界面存在晶格失配，导致位错、堆垛层错或孪晶。质量很难控制。2)蓝宝石的介电常数为10，会产生很大的寄生电容。3)蓝宝石和硅的热膨胀系数相差一倍，这使得在外延冷却期间在硅中形成压应力。4)蓝宝石中的铝在高温下扩散到硅中，降低了硅膜的纯度。5)蓝宝石导热性差，器件散热性差。SOI材料的主要制备技术，2 .SIMOX技术，-通过离子注入氧分

4、离-150200 kev，1.8E18 600650注入-高温退火以消除注入缺陷并进一步形成隔离层-优点1)简单可行，并且可以获得良好的单晶层，这与常规器件技术完全兼容。2)注入氧气时，以晶圆表面为基准面，顶层硅膜和掩埋氧化层的均匀性好，厚度可控性好，硅绝缘介质层的界面特性好。-缺点1)缺陷密度高(104厘米-2)，硅膜的质量不如大块单晶硅。2)掩埋二氧化硅的质量不如热生长二氧化硅。3)需要昂贵的大束氧气注入机；退火炉长时间高温退火，成本高。3。硅片键合SOI技术(BSOI)，BSOI原理示意图，-在两个抛光的硅片表面生长氧化层，然后使硅片亲水化以吸附更多的羟基，在室温下在超净环境中键合两个硅

5、片，在氮气保护下加热到700脱水，然后加热到1100退火以完全键合两个硅片，最后使顶层硅片变薄以满足使用要求-优点1)顶层硅膜是体硅，w-离子注入：在室温下，用一定的能量将一定剂量的h注入硅晶片a，在硅表面层下产生气泡层。-键合：硅片a和另一个硅片b经过严格清洗和亲水处理，然后在室温下键合，整个硅片b将成为SOI结构中的支撑硅片。-热处理：在第一步中，注入和键合的硅晶片(晶片a)在h注入气泡层处被分离，并且上部硅膜与b晶片键合以形成SOI结构。剩下的部分可以回收。最后，对形成的SOI晶片进行高温处理，以进一步提高SOI的质量并增强结合强度。抛光：因为剥离后的硅表面不够平坦，所以需要化学机械抛光

6、来满足器件制造的要求。特点：1)高离子注入剂量E16，可由普通注入机实现；SOI上的硅薄膜厚度均匀性好，可以通过注入能量来控制；3) BOX是高质量的热氧化层；4)剥离后剩余的硅片仍可用作键合衬底，大大降低了成本目前，这是最具竞争力的技术。它的代表公司是SOITECH，5。外延层转移SOI技术，包括以下步骤：1)在单晶硅片上生长多孔硅，然后在多孔硅上外延单晶硅层，2)单晶硅的热氧化，3)键合，4)用水射流切割多孔硅层，5)去除残留的多孔硅，最后在氢气气氛中退火，得到高平整度的SOI。-佳能已经能够提供300毫米直径的SOI晶片、SOI器件特性、器件分类、背栅效应、短沟道效应、窄沟道效应、浮体效

7、应、自热效应、热载流子退化效应和SOI器件分类。-根据硅膜的厚度和硅膜中的掺杂浓度，SOI MOSFET器件可以分为三种不同的类型：厚膜器件、薄膜器件和“中膜厚”器件。划分主要基于栅极下的最大耗尽层宽度xdmax。硅膜厚度大于210002000的厚膜SOI器件也称为局部耗尽型器件。1)如果该中性体区接地，厚膜器件的工作特性基本上类似于体硅器件的工作特性。2)当中性体区处于没有接地的电浮置状态时，将存在严重的浮置体效应，导致两种典型的寄生效应，即器件源极和漏极之间基极开路的扭结效应和寄生晶体管效应。SOI器件被分类。2.薄膜SOI器件，硅膜厚度小于xdmax，通常小于800。这种设备也被称为全耗

8、尽设备。1)只要背界面不处于积累状态，薄膜全耗尽型SOI器件就可以完全消除“翘曲效应”。适用于高速、低压和低功耗电路。2)由于前后界面之间的耦合，器件的阈值电压对硅膜的厚度、后界面的质量和状态很敏感，很难调节阈值电压。3)用于抑制短沟道效应的超薄硅膜技术使得难以实现体接触，并且用于降低串联电阻的硅化物膜也难以获得良好的质量。3.中等膜厚的SOI器件，即硅膜的厚度介于薄膜器件和厚膜器件之间，由于背栅偏置电压不同，其特性也不同。根据不同的背栅偏置条件，可以呈现薄膜器件特性或厚膜器件特性。soi器件的背栅效应，SOI器件中的背栅电压通过衬底和隐埋介质层影响器件的Vt；总的背栅效应小于体硅器件。1.对

9、于PDSOI器件，由于中性体区的存在，背栅电压的影响基本被屏蔽，背栅效应很小；背栅对器件有很大的影响。2.对于中等膜厚的NMOS SOI器件，不同的背栅电压可以改变器件状态。例如，当背栅电压为负时，器件进入局部放电工作模式，特性曲线受影响较小；当背栅电压为正时，器件进入FD模式，背栅电压影响严重。SOI器件的短沟道效应，图：长沟道(左)和短沟道(右)体硅器件和SOI器件中耗尽区电荷分布示意图，Qdep为栅控耗尽层电荷，短沟道效应主要是由于随着沟道长度的减小电荷共享，即栅下耗尽区的电荷不再完全由栅控制，部分电荷由源漏控制， 随着沟道长度的减小，栅控耗尽区的电荷减少，更多的栅电压被用来形成反型层，

10、使得达到阈值的栅电压不断降低。 1.PDSOI器件基本上类似于体硅器件。2.由于栅控耗尽区的电荷在总耗尽区中所占的比例比体硅器件大，降低了阈值电压漂移，并且短沟道效应较弱在低漏电压下，短沟道效应与硅薄膜厚度的关系1。FD区的Vt漂移随着膜厚的增加而增加。局部放电区的电压漂移对膜厚的变化不敏感。在中间区域，在SOI器件中存在Vt漂移和短沟道效应(DIBL)的峰值，-漏极感应势垒降低效应是另一个短沟道效应，这意味着随着漏极电压的增加，漏极耗尽区增加并延伸到源极区域，这将减少栅控耗尽区的电荷。此外，当漏极电源线延伸到源极时，将导致源极势垒降低，这将降低栅极控制能力和阈值电压。SOI金属氧化物半导体器

11、件的短沟道DIBL效应与硅膜厚度之间的关系。FD区的Vt漂移随着膜厚的增加而增加。局部放电区的电压漂移对膜厚的变化不敏感。在中间区域，存在Vt漂移的峰值，这抑制了SOI器件的短沟道效应。-对于FD SOI器件，减小硅膜厚度是一种有效的方法。-对于局部放电SOI器件，体区采用反向掺杂技术。沟道掺杂小以保证沟道载流子迁移率，底部重掺杂以抑制SOI器件的短沟道效应和窄沟道效应。-具有硅岛隔离(更复杂)的SOI器件的窄沟道行为随着沟道宽度的减小，Vt也减小。滚降(r-l)-局部隔离SOI器件的窄沟道行为1。Vt随着沟道宽度的减小而减小。罗尔斯对反向窄沟道效应的观点：1)源漏注入产生的硅从间隙原子向硅/

12、二氧化硅界面移动，导致硼向福克斯和BOX的扩散增强。因此，FOX边缘的硅膜中的掺杂浓度降低，导致Vt降低。随着沟道宽度的减小，影响增大，Vt漂移增大。2)随着硅膜厚度的减小，反向沟道效应减弱。1)随着硅膜厚度的减小，边缘硅/二氧化硅界面面积减小，到达边缘的硅自间隙数减少，大多数沟道b原子扩散到BOX而不是FOX，因此反向沟道效应减小，SOI器件的浮体效应减小。 -局部放电绝缘体上硅金属氧化物半导体器件的体区处于悬浮状态，因此碰撞电离的电荷不能快速去除，导致浮体效应。 1.扭结效应。1)在1)PD SOI NMOS器件中，在足够高的Vd下，沟道电子在漏极端的高场区获得足够的能量，并且通过碰撞电离

13、产生电子-空穴对，使得空穴移动到具有较低电势的中性体区并在体区中积累，提高了体区的电势，使得体-源结被正偏置。因此，Vt降低，漏极电流增加。2)局部放电SOI PMOS器件的扭结效应不显著。由于空穴的电离率较低，碰撞电离产生的电子空穴对远低于NMOS管，因此扭结效应不显著。3)FD SOI器件没有扭结效应，因为体源势垒相对较小，碰撞电离的空穴直接流向源区，在源区重新结合，硅膜中没有多余的载流子。也就是说，没有扭结效应。4)扭结效应可以增加电流和跨导，有利于提高速度，对数字电路的性能有一定的好处。然而，扭结效应会导致电导突然增加，影响模拟电路的输出阻抗和增益，这是非常困难的同时，扭结效应具有频率

14、响应特性，导致SOI器件的电路工作不稳定和浮体效应。2.寄生双极晶体管效应是浮置到局部放电SOI器件的“体”上，由于基极悬空，寄生双极晶体管容易被触发导通，从而导致许多不利影响，降低击穿电压，这是寄生双极晶体管的主要效应之一。身体潜能提高了。当体电位上升使源极-体结正向偏置时，寄生双极晶体管被触发导通。此时，由漏极区中的沟道电流Ich的碰撞引起的流入体区的电流是基极电流Ib。如果倍增因子为M，Ib将被寄生双极晶体管放大为Ib，然后：ID=M(Ich Ib)，放大的基极电流和沟道电流再次被漏极端子倍增，增加的漏极端子电流在器件中形成正反馈。当漏极电压足够大到(M-1)=1时，器件将会击穿。2)对

15、于体接地的局部放电SOI器件，体区存在泄放通道，堆积程度减弱。寄生双极晶体管的导通比浮体器件更困难，击穿电压会增加。寄生双极晶体管导通导致局部放电SOI器件过早击穿；身体接触下装置的输出特性，3。栅极感应漏极泄漏电流(栅极感应漏极泄漏电流)1)对于局部放电SOI NMOS，当器件关断且栅极电压为负时，泄漏电流会更大。这种现象的条件是，当漏极电压较大且栅极电压为负时，即VDSVGS足够大时，重叠位置处的栅极氧化物中的电场非常强，并且漏极重叠位置处的栅极氧化物和硅之间的界面具有能带弯曲甚至反转，使得电子从价带隧穿到导带，导致电子-空穴对快速流向漏极，导致漏电流增加。一些空穴可以注入到中性体区中，以

16、形成栅极感应漏极泄漏电流。2)对于局部放电SOI器件，注入中性体区的空穴将提高体电位并触发寄生双极晶体管，这将进一步放大GIDL泄漏电流。体区是寄生双极晶体管的基极区，GIDL漏电流是寄生双极晶体管的基极区电流。当沟道长度减小时，即寄生双极晶体管的基极宽度减小，因此寄生BJT的增益将增加，GIDL将变得更加明显。图1寄生双极晶体管放大的gidl漏电流示意图(一)GIDL电流放大原理示意图；(2)等效电路，GIDL电流放大，VDSVGS较大时GIDL现象，采用LDD后GIDL现象消除。4.抑制浮体效应的方法1)引出体区并将其连接到固定电位以控制体电位的变化2)抑制gidl现象可以抑制寄生双极晶体管效应，从而不会放大GIDL泄漏电流。在这种情况下，可以使用体接触来消除浮体效应或其他技术手段来抑制双极晶体管的增益，并且应该采取措施来减小重叠区域中的电场。可以采用轻掺杂漏极(LDD)结构、SOI器件的自热效应和器件工作时产生的热量。(1)体硅器件(2)绝缘体上硅产生的热量不容易散发，这使得在绝缘体上硅器件的工作过程