计数器的设计

计数器的设计Tag内容描述：<p>1、桂林航天工业学院学生实验报告课程名称EDA技术实验项目名称0-9999计数器的设计开课院（系）及实验室电子信息与自动化学院实验日期年月日学生姓名甘志荣学号2013090110212专业班级自动化2班指导教师庞前娟实验成绩一、实验目的1、掌握VHDL语言的基本结构及编程思想。2、掌握计数器的工作原理。3、掌握7段数码显示译码器设计。4、学习VHDL的多层次设计方法。二、实验内容1、根据计数器的原理，画出设计电路框图；2、用VHDL语言编程实现电路功能；3、下载到开发板验证；三、实验结果1、0-9999计数器的顶层设计图如下：2、0-9999计数器的低层。</p><p>2、实验六 计数器的设计与应用 指导教师：孔洁,一、实验目的 熟悉中规模集成计数器的逻辑功能及使用方法 学习计数器的功能扩展 掌握任意进制计数器的设计方法 二. 实验仪器及器件 实验设备：数字电路KHD-2型实验台 实验器件：74LS00、74LS161、 74LS32、74LS86,同步二进制计数器,异步二-八-十六进制计数器,同步十进制计数器,异步二-五-十进制计数器,三、实验原理,计数器各触发器的翻转不受同一个CP 脉冲控制 异步计数器,计数器各触发器的翻转受同一个CP 脉冲控制 同步计数器,74LS161的逻辑功能示意图 74LS161的管脚排列,集成四位同步二进制加。</p><p>3、实验九 计数器的设计实验目的熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。一、 实验仪器及器件1、 试验箱，万用表，示波器2、 74LS73, 74LS00，74LS08，74LS20二、 实验原理（1）74LS194移位寄存器芯片74LS194是一种移位寄存器，具有左移、右移，并行送数、保持和清除五项功能。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出。CrS1S0工作状态01111X0011X0101置零保持右移左移并行送数MBD3D。</p><p>4、数字逻辑与数字系统实验,电子电工中心,实验七：计数器的设计,掌握计数器电路的设计方法 学会利用集成计数器电路设计不同进制计数器 学会Verilog语言状态机法计数器,实验目的,实验原理,计数器的设计,1、什么是计数器 计数器可以实现计数（分频）、定时、产生节拍脉冲等。 集成计数器通常具有计数、保持、预置数、清零(置0)等多种 功能。 2、计数器分类 按进位方式，分为同步和异步计数器； 按进位制，分为模二、模十和任意模计数器； 按逻辑功能，分为加法、减法和可逆计数器； 按集成度，分为小规模与中规模集成计数器； 中规模集成计数器。</p><p>5、实验三 集成计数器的设计与应用, 熟悉中规模集成计数器的逻辑功能及使用方法,1、实验目的,学习计数器的功能扩展,了解集成译码器及显示器的应用,实验设备：数字电路实验箱1台,实验器件：74LS00、74LS161、74LS191各1片,2. 实验仪器及器件,74LS161的逻辑功能示意图 74LS161的管脚排列,74LS161功能表,74LS161时序波形图,利用161实现任意进制加法计数器,1、清零法 （置零法）,74LS161是异步清零，根据设计要求写反馈清零函数,上式中： “N”为所求计数器的模值，“”为反馈的二进制代码,例：采用清零法，用161设计一个模11的加法计数器,2、置。</p><p>6、3.3 计数器的Verilog描述和设计,3.3.1 4位二进制计数器设计任务导入,一个时钟输入，4位二进制计数值输出，每进入一个脉冲，输出数据增加1，随着时钟的不断输入，输出从0000至1111循环输出计数值。,计数器,CLK,Q0,Q1,Q3,Q2,4位加法计数器工作时序,3.3.2 4位二进制计数器的Verilog表述和设计,4位加法计数器的两大组成部分,完成加1操作的纯组合电路加法器。 4位边沿触发寄存器,quartus ii软件中功能演示,3.3.3 功能更全面的计数器设计,不等式操作符,A=4B1101 B=4B0110,功能全面的计数器的仿真波形图,功能验证： （1） RST的异步清零 （2） EN。</p><p>7、数字逻辑与数字系统实验,电子电工中心,实验七：计数器的设计,掌握计数器电路的设计方法学会利用集成计数器电路设计不同进制计数器学会Verilog语言状态机法计数器,实验目的,实验原理,计数器的设计,1、什么是计数器计数器可以实现计数（分频）、定时、产生节拍脉冲等。集成计数器通常具有计数、保持、预置数、清零(置0)等多种功能。2、计数器分类按进位方式，分为同步和异步计数器；按进位制，分为模二、模十。</p><p>8、实验二 基于HDL十进制计数 显示系统设计 1 实验目的 1 掌握基于语言的ISE设计全流程 2 熟悉 应用VerilogHDL描述数字电路 3 掌握基于Verilog的组合和时序逻辑电路的设计方法 4 具有数显输出的十进制计数器的设计 2。</p><p>9、数字电路与逻辑设计实验报告 实验七 计数器的设计 姓名：黄文轩 学号：17310031 班级：光电一班 一、 实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、 实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73， 74LS00, 74LS08, 74LS20 三、 实验预习 1. 复习时序逻辑电路设计方法 根据设。</p>