硬件工程师笔试题

硬件工程师笔试题Tag内容描述：<p>1、硬件工程师面试题集（DSP，嵌入式系统，电子线路，通讯，微电子，半导体）-Real_Yamede1、下面是一些基本的数字电路知识问题，请简要回答之。(1) 什么是 Setup和 Hold 时间？答：Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳 定不变的时间。输入数据信号应提前时钟上升沿(如上升沿有效)T 时间到达芯片，这个T就是建立时间通常所说的 SetupTime。如不满足 Setup Time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，。</p><p>2、1、 同步电路和异步电路的区别是什么？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性 整个设计中只有一个全局时钟成为同步逻辑。只有时钟脉冲同时到达各记忆元件的时钟端，才能发生预期改变。多时钟系统逻辑设计成为异步逻。</p><p>3、做硬件开发的一些笔试题 东软集团 （IC 设计工程师） 中国最大的软件外包企业， 是从东北大学走出来的企业。 主要业务为数字医疗 器械（他们做出了中国第一台 CT） ，国内管理软件及计费软件，对日及欧美的软件外包。这 里的培训机制比较完善，适合新人，但不足之处就是工资水平比较低。 1.F=A!BC+BD+A!CD!,用卡诺图化简。 2.用 74161 芯片组一个模 11 计数器。 3.二进制，十六进制，八进制转换。 4.一个 D 触发器和 JK 触发器级联，画出波形图。 5.VerilogHDL 代码补写，内容是 3-8 译码器。 6.用 VHDL 或 VerilogHDL 编写一个 8 分频器。</p><p>4、1、 同步电路和异步电路的区别是什么？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性 整个设计中只有一个全局时钟成为同步逻辑。只有时钟脉冲同时到达各记忆元件的时钟端，才能发生预期改变。多时钟系统逻辑设计成为异步逻。</p><p>5、1、 同步电路和异步电路的区别是什么？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性 整个设计中只有一个全局时钟成为同步逻辑。只有时钟脉冲同时到达各记忆元件的时钟端，才能发生预期改变。多时钟系统逻辑设计成为异步逻。</p><p>6、1 什么是建立时间和保持时间 p1 2 什么是竞争与冒险现象 怎样判断 如何消除 P1 3 请画出用D触发器实现2倍分频的逻辑电路 什么是状态图 p1 4 什么是线与逻辑 要实现它 在硬件特性上有什么具体要求 p1 5 什么是同步逻辑和异步逻辑 p1 6 Latch与Register的区别 为什么现在多用register 行为级描述中latch如何产生的 p1 7 什么是锁相环 PLL 锁相环的工。</p>