计算机组成原理课程设计报告波形发生器

目 录1 引言 .11.1 课程设计的目的 .11.2 课程设计的内容 .12 EDA、VHDL、FPGA 简介 .22.1 EDA 技术 .22.2 硬件描述语言 VHDL .22.3 FPGA 简介 .43 系统设计 .63.1 VHDL 程序语言基本设计 .63.2 波形发生器设计 .73.3 四选一数据选择器设计 .83.4 程序设计 .93.5 主要函数语句分析设计 .93.6 系统顶层文件 .104 系统仿真 .12结束语 .14致谢 .15参考文献 .16附录 .17西南交通大学本科毕业设计（论文） 第 1 页1 引言波形发生器又称信号源或振荡器，在生产实践和科技领域中有着广泛的应用。它能够产生多种波形，如三角波、锯齿波、矩形波（含方波） 、正弦波等，在电路实验和设备检测中具有十分广泛的用途。例如在通信、广播、电视系统中，都需要射频（高频）发射，这里的射频波就 是载波，把音频（低频） 、视频信号或脉冲信号运载出去，就需要能够产生高频的振荡器。在工业、农业、生物医学等领域内，如高频感应加热、熔炼、淬火、超声诊断、核磁共振成像等，都需要功率或大或小、频率或高或低的信号发生器。本设计采用 VHDL 来设计制作多功能信号发生器。该信号发生器可以产生锯齿波、三角波、方波等波形。1.1 课程设计的目的本次设计的目的就是在掌握 EDA 实验开发系统的初步使用基础上，了解 EDA 技术，在掌握所学的计算机组成与结构课程理论知识的同时，通过对多功能波形发生器的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。1.2 课程设计的内容应用 MAX+PLUS平台，使用 VHDL 硬件描述语言实现的多功能波形发生器的设计与实现, 根据输入信号的选择可以输出方波、三角波、正弦波和阶梯波 4 种信号，并且可以通过 MAX+PLUS输出各种波形的仿真图。西南交通大学本科毕业设计（论文） 第 2 页2 EDA、VHDL、FPGA 简介2.1 EDA 技术EDA 是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子 CAD 通用软件包，它根据硬件描述语言 HDL 完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。目前 EDA 主要辅助进行三个方面的设计工作：IC 设计、电子电路设计和 PCB 设计。没有 EDA 技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对 EDA 技术提出新的要求。2.2 硬件描述语言VHDL硬件描述语言HDL是EDA技术的重要组成部分，常见的HDL语言有VHDL、Verilog HDL、 ABEL、AHDL、System Verilog 和 System C。其中VHDL，Verilog在现在的EDA设计中使用最多，也拥有几乎所有主流EDA工具的支持。而System Verilog和System C这两种HDL语言还处于完善过程中。VHDL是作为电子设计主流硬件的描述语言之一，这里我们将重点介绍它。VHDL的英文全名是VHSIC(Very High Speed Integrated Circuit Hardware Description Language)，于1983年由美国国防部(DOD发起创建)，由IEEE(The Institute of Electrical and Electronics Engineers)进一步发展，并在1987年作为“IEEE标准1076”发布。从此，VHDL成为硬件描述语言的业界标准之一。自IEEE公布了标准版本(IEEE Std 1076)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具支持VHDL。从此VHDL在电子设计领域得到广泛应用，并逐步取代了原有的非标准硬件描述语言 2。VHDL作为一个规范语言和建模语言，随着它的标准化，出现了一些支持该语言的行为仿真器。由于创建VHDL的最初目标是用于标准文档的建立和电路功能模拟，其基西南交通大学本科毕业设计（论文） 第 3 页本想法是在高层次上描述系统和元件的行为。但到了20世纪90年代初人们发现，VHDL不仅可以作为系统模拟的建模工具，而且可以作为电路系统的设计工具：可以利用软件工具将VHDL源码自动地转化为文本方式表达的基本逻辑元件连接图，即网表文件。这种方法显然对于电路自动设计是一个极大的推进。很快，电子设计领域出现了第一个软件设计工具，即VHDL逻辑综合器，它可以标准地将VHDL的部分语句描述转化为具体电路实现的网表文件。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展了VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言 3。VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。VHDL允许以下三种描述方式：（1）结构描述：描述该设计单元的硬件结构，即该硬件是如何构成的。主要使用配置指定语句及元件例化语句描述元件的类型及元件的互连关系。（2）行为描述：描述该设计单元的功能，即该硬件能做些什么。主要使用进程语句，以算法形式描述数据的变换和传送。（3）数据流方式：以类似于寄存器传输级的方式描述数据的传输和变换。主要使用并行的信号赋值语句，既显式表示了设计单元的行为，也隐式表示了设计单元的结构。VHDL具有与具体硬件电路无关和与设计平台无关的特性，并具有良好的电路行为描述和系统描述能力，并在语言易读性和层次化结构化设计方面，表现了强大的生命力和应用潜力。因此，VHDL在支持各种模式的设计方法、自项向下与自底向上或混合方法方面，在面对当今许多电子产品生命周期的缩短，需要多次重新设计以融入最新技术，改变工艺等方面都表现了良好的适应性。用VHDL进行电子系统设计的一个很大的优点是设计者可以专心致力于其功能的实现，而不需要对不影响功能的工艺有关的因素花费过多的时间和精力。此外，它支持大规模设计的分解和己有设计的再利用，一个大规模设计不可能一个人独立完成，它将由多个人甚至多个项目组共同完成。VHDL中设计实体(design entity)的概念、程序包 (package)的概念、设计库(library)的概念为设计的分解和设计的再利用提供了有力的支持。西南交通大学本科毕业设计（论文） 第 4 页2.3 FPGA 简介FPGA（FieldProgrammable Gate Array ）即现场可编程门阵列，它是在PAL、 GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。与传统们阵列和掩模可编程门阵列(MPGA)相比，FPGA 具有很多的优点，传统门阵列可以用来设计任何电路，但是只能在工厂中一次性编程，而且还需要针对该电路的特定的掩模。FPGA 是标准通用器件。使用其代替 MPGA，可以将设计时间由几个月缩短至几小时，并且使设计更加简单，从而减少了错误修改和设计指标变更的花费。FPGA 器件在结构上，由逻辑功能块排列为阵列，它的结构可以分为三个部分：可编程快 CLB（ Configurable Logic Blocks） 、可编程 I/O 模块 IOB（Input Block）和可编程内部连线 PI（Programmable Interconnect） 。CLB 在器件中排列为阵列，周围有环形内部连线，IOB 分布在四周的管脚上。FPGA 也存在缺点，FPGA 中，每个可编程的点都有电阻和电容。电阻和电容的使用减慢了信号的传输速度，所以 FPGA 的速度比传统门阵列要低，而且，FPGA 中互联延迟是不可预测的。FPGA 的基本特点主要有：一、采用 FPGA 设计 ASIC 电路，用户不需要投片生产，就能得到合用的芯片。 二、FPGA 可做其它全定制或半定制 ASIC 电路的中试样片。 三、FPGA 内部有丰富的触发器和 IO 引脚。 四、FPGA 是 ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。 五、FPGA 采用高速 CHMOS 工艺，功耗低，可以与 CMOS、TTL 电平兼容。使用 FPGA 时，可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将 EPROM 中数据读入片内编程 RAM 中，配置完成后， FPGA 进入工作状态。掉电后，FPGA 恢复成白片，内部逻辑关系消失，因此，FPGA 能够反复使用。FPGA 的编程无须专用的 FPGA 编程器，只须用通用的 EPROM、PROM 编程器即可。当需要修改 FPGA 功能时，只需换一片 EPROM 即可。这样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA 的使用非常灵活。FPGA 有多种配置模式：西南交通大学本科毕业设计（论文） 第 5 页并行主模式为一片 FPGA 加一片 EPROM 的方式；主从模式可以支持一片 PROM 编程多片 FPGA；串行模式可以采用串行 PROM 编程 FPGA；外设模式可以将 FPGA 作为微处理器的外设，由微处理器对其编程。西南交通大学本科毕业设计（论文） 第 6 页3 系统设计基于 VHDL 语言设计一个多功能波形发生器，通过选择输入信号，可以输出递增锯齿波、递减锯齿波、三角波、方波等四种信号。信号发生器的控制模块可以选用数据选择器实现，4 种信号的数据选择可以使用 4 选 1 数据选择器实现。3.1 VHDL 程序语言基本设计一个 VHDL 语言的设计程序描述的是一个电路单元，这个电路单元可以是一个门电路，或者是一个计数器，也可以是一个 CPU，一般情况下，一个完整的 VHDL 语言程序至少包括实体、结构体和程序包三个部分。实体给出电路单元的外部输入输出接口信号和引用信息，结构体给出了电路单元的内部结构和信号的行为特点，程序包定义在设计结构体和实体中将用到的常数、数据类型、子程序和设计好的电路单元等。第一部分是程序包，程序包是用 VHDL 语言编写的共享文件，定义在设计结构体和实体中将要用到的常数、数据类型、子程序和设计好的电路单元等，放在文件目录名称为 IEEE 的程序包库中。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;第二部分是程序的实体，定义电路单元的输入/输出引脚名称。程序的实体名称可以任意取，但必须与 VHDL 程序的文件名称相同。实体的标示符是 ENTITY，实体以ENTITY 开头，以 END 结束。ENTITY fulladder ISPORT(a,b,Ci:in std_logic;Co,s: out std_logic_vector(7 downto 0);END fulladder;其中，定义了 a,b, Ci 为输入信号引脚，定义 Co,s 为输出信号引脚。第三部分是程序的结构体，具体描述电路的内部结构和逻辑功能。结构体有三种描述方式，分别是行为（BEHAVIOR）描述方式、数据流（DATAFLOW）描述方式和结构描述方式。其中数据流描述方式又被称为寄存器（RTL）描述方式。结构体以表示西南交通大学本科毕业设计（论文） 第 7 页ARCHITECHTURE 开头，以 END 结尾。结构体的名称可以任取。architecture behav of fulladder isBEGINsqqqqnull;end case;西南交通大学本科毕业设计（论文） 第 9 页end process; end behav;以上为四选一数据选择器程序段，其中 sel 端口为外部输入选择信号， d1,d2,d3,d4 分别连接四个波形发生模块，以二进制形式给 sel 幅值，选择相应的通道。 q 为输出端口，将波形信息的数字代码输出。3.4 程序设计图 3.3 系统流程图3.5 主要函数语句分析在程序设计中，主要使用的函数语句有两种：If-else 语句和 case-when 语句。这两种语句也是