《半导体集成电路》考试题目及参考答案

1 第一部分 考试试题 第 0 章 绪论 为哪些类型，请同时写出它们对应的英文缩写？ 导体集成电路分为哪几类？ 导体集成电路分为哪几类 ？ 对集成电路工艺有何影响 ？ 成度、 尔定律？ 第 1 章 集成电路的基本制造工艺 底材料电阻率的选取对器件有何影响？ 。 隔离的 体管的光刻步骤？ p 阱 光刻步骤？ 5.以 p 阱 艺为基础的 有哪些不足？ 阱 艺为基础的 有哪些优缺点？并请提出改进方法。 7. 请画出 体管的版图，并且标注各层掺杂区域类型。 相器的版图，并标注各层掺杂类型和输入输出端子。 第 2 章 集成电路中的晶体管及其寄生效应 2. 什么是集成双极晶体管的无源寄生效应？ 3. 什么是 体管的有源寄生效应？ 4. 什么是 体管的闩锁效应，其对晶体管有什么影响 ? 5. 消除“ 应的方法？ 件的场区寄生 应？ 7. 如何解决 件中的寄生双极晶体管效应？ 第 3 章 集成电路中的无源元件 成电路中常用的电阻都有哪些？ 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻 200 欧，阻 值为 1K 的电阻，已知耗散功率为 20W/c ,该电阻上的压降为 5V,设计此电阻。 第 4 章 路 2 电压传输特性 开门 /关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流 静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间 瞬时导通时间 2. 分析四管标准 非门（稳态时）各管的工作状态？ 3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。 4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在 那些地方做了改善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进。 5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。 6. 画出四管和六管单元与非门传输特性曲线。并说明为什么有源泄放回路改善了传输特性的矩形性。 7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。 8. 为什么 非门不能直接并联？ 9. 在结构上作了什么改进，它为什么不会出现 非门并联的问题。 第 5 章 相器 1. 请给 出 解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈值）。 2. 什么是器件的亚阈值特性，对器件有什么影响？ 3. 体管的短沟道效应是指什么，其对晶体管有什么影响？ 4. 请以 体管为例解释什么是衬偏效应，并解释其对 体管阈值电压和漏源电流的影响。 5. 什么是沟道长度调制效应，对器件有什么影响？ 6. 为什么 体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？ 性曲线，指出饱和区和非饱和区的工作条件及各自的电流方程（忽略沟道长度调制效应和短沟道效应）。 ，分析其工作原理及传输特性，并计算 线上的临界电压值。 定 V， 302 ， V 设计一个 电阻负载反相器电路，并确定满足 件时的晶体管的宽长比(W/L)和负载电阻 V， 202 ， 00W/L=2。计算 线上的临界电压值（ 电路的噪声容限，并评价该直流反相器的设计质量。 电阻负载反相器，增强型驱动晶体管 V， V 1）求 2）求噪声容限 为 相器的负载器件有哪些优点？ 相器有哪两种电路结构？简述其优缺点。 。 15 试比较将 /E 反相器的负载管改为耗尽型 ，传输特性有哪些改善？ 相器相比于增强型负载 相器有哪些好处？ 3 17 有一 /D 反相器，若 V， 2V， 5， V，求此反相器的高、低输出逻辑电平是多少？ 路？简述 相器的工作原理及特点。 19. 根据 相器的传输特性曲线计算 20. 求解 相器的逻辑阈值，并说明它与哪些因素有关？ 21. 为什么的 寸通常 比 尺寸大？ 22考虑一个具有如下参数的 相器电路： 2002 02 计算电路的噪声容限。 23. 采用 艺的 相器，相关参数如下： 602 (W/L)N=8 252 (W/L)P=12 求电路的噪声容限及逻辑阈值。 24设计一个 相器， 02 52 电源电压为 P=）求 的 P。 2）此 相器制作工艺允许 值在标称值有正负 15%的变化，假定其他参数仍为标称值，求 上下限。 25举例说明什么是有比反相器和无比反相器。 26以 相器为例，说明什么是静态功耗和动态功耗。 27在图中标注出上升时间 降时间 通延迟时间、截止 延迟时间，给出延迟时间定义。若希望 tr= P。 第 6 章 态逻辑门 t t 4 1. 画出 F=A B 的 合逻辑门电路。 2. 用 合逻辑实现全加器电路。 3. 计算图示或非门的驱动能力。为保证最坏工作条件下，各逻辑门的驱动能力与标准反相器的特性相同， N 管与 P 管的尺寸应如何选取？ 4. 画出 F=D 的 合逻辑门电路，并计算 该复合逻辑门的驱动能力。 5简述 态逻辑门功耗的构成。 6. 降低电路的功耗有哪些方法？ 7. 比较当 时，下列两种 8 输入的 ，那种组合逻辑速度更快？ 第 7 章 传输门逻辑 一、填空 1写出传输门电路主要的三种类型和他们的缺点： （ 1） ，缺点： ； （ 2） ，缺点： ； （ 3） ， 缺点： 。 2 传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时，一般要插入 。 3. 一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的 和 。 二、解答题 1分析下面传输门电路的逻辑功能，并说明方块标明的 的作用。 2 5/3 3/10 1 B A A F 5 2. 根据下面的电路回答问题： 分析电路，说明电路的 B 区域完成的是什么功能，设计该部分电路是为了解决 输门电路的什么问题？ 3 假 定反向器在理想的 时转换 , 忽略沟道长度调制和寄生效应，根据下面的传输门电路原理图回答问题。 （ 1） 电路的功能是什么？ （ 2） 说明电路的静态功耗是否为零，并解释原因。 4. 分析比较下面 2 种电路结构，说明图 1 的工作原理，介绍它和图 2 所示电路的相同点和不同点。 6 图 1 图 2 5根据下面的电路回答问题。 已知电路 B 点的输入电压为 C 点的输入电压为 0V。当 A 点的输入电压如图 a 时 ，画出 X 点和 的波形，并以此说明 输门的特点。 A 点的输入波形 6写出逻辑表达式 C=A 根据真值表画出基于传输门的电路原理图。 7. 相同的电路结构，输入信号不同时，构成不同的逻辑功能 。以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。 7 图 1 图 2 据真值表，判断电路实现的逻辑功能。 第 8 章 动态逻辑电路 一、填空 1对于一般的动态逻辑电路， 逻辑部分由输出低电平的 网组成，输出信号与电源之间插入了栅控制极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的 。 在评估阶段：对 只允许有 跳变，对 跳变， 。 二、解答题 1. 分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2。 说明当输入产生一个 0-1 转换时会发生什么问题 ? 当 1-0 转换时会如何 ? 如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。 路规模，速度 3方面分析下面 2电路的相同点和不同点。从而说明 8 图 A 图 B 指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同 ,说明其特点。 4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同 ,分析它的工作原理。 及他们产生的原因和解决的方法。 6. 分析下列电路的工作原理，画出输出端 9 明动态组合逻辑电路的工作原理。 第 9 章 触发器 1. 用图说明 如何给 存器加时钟控制。 2. 用图说明 如何把 存器连接成 D 锁存器，并且给出 所画 D 锁存器的真值表 10 3. 画出用与非门表示的 发器的 级电路图 4. 画出用或非门表示的 发器的 级电路图 5. 仔细观察下面 发器的版图，判断它是或非门实现还是与非门实现6. 仔细观察下面 发器的版图，判断它是或非门实现还是与非 门实现 11 7. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。8. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。9. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。 10. 解释下面的电路的工作过程 画出真值表。（提 示 注意图中的两个反相器尺寸是不同的）11. 解 释 下 面 的 电 路 的 工 作 过 程 画 出 真 值 表 。 12 12. 解释静态存储和动态存储的区别和优缺点比较。 13. 阐述静态存储和动态存储的不同的的存储方法。 14. 观察下面的图，说明这个存储单元的存储方式，存储的机理。15. 观察下面的图，说明这个存储单元的存储方式，存储的机理。 13 16. 说明锁存器和触发器的区别 并画图说明 17. 说明电平灵敏和边沿触发的区别，并画图说明 18. 建立时间 19. 维持时间 20. 延迟时间 21. 连接下面两个锁存器 使它们构成主从触发器，并画出所连的主从触发器的输入输出波形图 22. 简述下时钟 重叠的起因所在 23. 下图所示的是两相时钟发生器，根据时钟信号把下面四点的的波形图画出 14 24. 反相器的阈值 一般可以通过什么进行调节 25. 施密特触发器的特点 26. 说明下面电路的工作原理，解释它怎么实现的施密特触发。 27. 画出下面施密特触发器的示意版图。 15 28. 同宽长比的 的阈值要大一些 第 10 章 逻辑功能部件 1、 根据多路开关真值表画出其组合逻辑结构的 路图。 2、 根据多路开关真值表画出其传输门结构的 路 图。 3、计算下列多路开关中 P 管和 N 管尺寸的比例关系。 4、根据下列电路图写出 逻辑关系式，并根据输入波形画出其 输出波形。 0 Y 1 1 0 1 0 1 1 1 0 1 0 16 A BC 算下列逐位进位加法器的延迟，并指出如何减小加法器的延迟。 6、画出传输门结构全加器的电路图，已知下图中的 P=A B。 7、试分析下列桶型移位器各种 入下的输出情况。 17 8、试分 析下列对数移位器各种 入下的输出情况。 第 11 章 存储器 一、填空 1可以把一个 4 计成 32 块组成的结构，每一块含有 128 1024 行和 列的阵列构成。行地址（ X）、列地址（ Y）、和块地址（ Z）分别为 、 、 位宽。 2对一个 512 512 的 设平均有 50%的输出是低电平，有一已设计电路的静态电流大约等于 出电压为 )，则总静态功耗为 18 ，就从计算得到的功耗看，这个电路设计的 （“好”或“差”）。 储器由 、 和 三部分组成。 4半导体存储器按功能可分为： 和 ； 非挥发存储器有 、 和 ； 二、解答题 1确定图 1 中 存放地址 0， 1， 2 和 3 处和数据值。并以 字线 为例，说明原理。 图 1 一个 4 4 的 画一个 2 2 的 R 型 元阵列，要求地址 0， 1 中存储的数据值分别为 01和 00。并简述工作原理。 3. 确定图 2 中 存放地址 0， 1， 2 和 3 处的数据值。并简述工作原理。 19 图 2 一个 4 4 的 画一个 2 2 的 元阵列，要求地址 0， 1 中存储的数据值分别为01 和 01。并简述工作原理。 5如图 3 为 一个 4 4 的 假设此电路采用标准的 艺实现 ,确定 拉器件尺寸使最坏的情况下 源电压为 这相当于字线摆为 1V。 寸取 (W/L)=4/2。 图 3 一个 4 4 的 . 确定图 4 中 存放地址 0， 1， 2 和 3 处和数据值。并简述工作原理。 图 4 一个 4 4 的 20 7画一个 2 2 的 元阵列，要求地址 0， 1 中存储的数据值分别为10 和 10。并简述工作原理。 8. 预充电虽然在 工作得很好，但它应用到 却会出现某些严重的问题。请解释这是为什么？ 9. 区别？ 10. 给出 单 管 原理图 。并按图中已给出的波形画出 X 波形和 形，并大致标出电压值。 11 试 问 单管 元的读出是不是破坏性的？怎样补充这一不足？ （选作） 有什么办法提高 12. 给出 三 管 原理图 。并按图中已给出的波形画出 X 和 形，并大致标出电压值。（选作） 试 问有什么办法提高 13 对 1T 设位线电容为 1线预充电电压为 存储数据为 1 和 0时单元电容 50的电压分别等于 0V。这相当于电荷传递速率为 求读操作期间位线上的电压摆幅。 14. 给出一管单元 原理图，并给出版图。 15以下两图属于同类型存储器单元。试回答以下问题： 21 （ 1）：它们两个都是哪一种类型存储器单元？分别是什么类型的？ （ 2）：这两种存储单元有什么区别？分别简述工作原理。 16 画 出六管单元的 体管级原理图。并简述其原理。 第 12 章 模拟集成电路基础 1. 如图 示的电路，画出跨导对 图 设 =1 ,而 果 到 0变化，画出漏电流的曲线。 22 + 保持所有其他参数不变，对于 L= L=2出 4 什么叫做亚阈值导电效应？并简单画出 5画出图 1 的变化草图。 23 . 假设图 的 算电路的小信号电压增益。 24 比较工作在线性区和饱和区的 负载时的共源级的输出特性。 8在图 a）所示的源跟随器电路中，已知 10/00 A ,n 50 A / =1 。 （ a） 计算 的 （ b） 如果 用图 b）中的 实 现，求出维持 作在饱和区时 2 25 图 a） 图 b） 9如图 示，晶体管 V，并按比例传送电流至 50 的传输线上。在图 a）中，传输线的另一端接一个 50 的电阻；在图 b）中，传输线的另一端接一 个共栅极。假设 0 。计算在低频情况下，两种接法的增益 。 a） 6 图 b） 10什么是差动信号？简单举例说明利用差动信号的优势。 11在图 示的电路中， 1的两倍。计算 图 2 图 路中，用一个电阻而不是电流源来提供 1尾电流。已知： 2,1 25/n 0 A / 0 ， V。 （ a） 如果 输入共模电压应为多少？ 27 （ b） 计算差模增益等于 5 时 图 3在图 a）中，假设所有的晶体管都相同，画出当 草图。 a） 14在图 ，如果所有的管子都工作在饱和区，忽略沟道长度调制，求 漏电流。 16假设图 所有的晶体管都工作在饱和区，且 3 40 ，求 28 247. 简要叙述与温度无关的带隙 基准电压源电路的基本原理。 18. 图 ，电路被设计成额定增益为 10，即 1 0。要求增益误差为 1，确定 29 13 章 A/D、 D/A 变换器 。 3 试比较几种常用的 优缺点。 4一个 D/A 变换器有 10V 的满量程输出，且分辨率小于 40此 D/A 变换器至少需要多少位？ 5在图 所示的 T 型 D/A 变换器中，设 N 8， 10V。当输入分别为 10000000及 01111111 时，求输出电压值。 1 3 5 7R 2R 2R 2R 2R 2R 2R 2 位 7 D/A 变换器的设计原则应从几个方面权衡。 30 8简单给出 A/D 变换器的基本原理。 9给出 主要技术指标及含义。 10试比较几中常用 A/D 变换器的优缺点，并指出它们在原理上各有何特点。 11一个 4位逐次逼近型 A/D 变换器，若满量程电压为 5V，请画出输入电压为 的判决图。 第二部分 参考答案 第 0 章 绪论 晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。 中规模集成电路（ 大规模集成电路（ 超大规模集成电路（ 特大规模集成电路（ 巨大规模集成电路（ 成电路，单极型（ 成电路， 集成电路。 拟集成电路，数模混合 集成电路。 最小沟道长度。是衡量集成电路加工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。 集成度：一个芯片上容纳的晶体管的数目 包含成千上百个芯片的大圆硅片的直径 没有封装的单个集成电路 摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小 2 倍。 第 1 章 集成电路的基本制造工艺 小寄生 的影响 率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大 3. 第一次光刻： N+隐埋层扩散孔光刻 第二次光刻： P 隔离扩散孔光刻 第三次光刻： P 型基区扩散孔光刻 第四次光刻： N+发射区扩散孔光刻 第五次光刻：引线孔光刻 第六次光刻：反刻铝 光刻，光刻有源区，光刻多晶硅， P+区光刻， N+区光刻，光刻接触孔，光刻铝线 体管电流增益小，集电极串联电阻大， 的 C 极只能接固定电位 有较薄的基区，提高了其性能： N 阱使得 C 极与衬底断开，可根据 电路需要接任意电位。缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方法在 N 阱里加隐埋层，使 的集电极电阻减小。提高器件的抗闩锁效应。 2 31 7. 8. B E C n n+ p+ S n+ p+ n+ p B E C S p p+ n n+ n+ 32 第 2 章 集成电路中的晶体管及其寄生效应 为四层三结晶体管的寄生晶体管，当 体管工作在正向工作区时，即 发射极正偏，集电极反偏，那 么寄生晶体管的发射极反偏所以它就截止，对电路没有影响。当 于反向工作区时，寄生管子工作在正向工作区，它的影响不能忽略。当 作在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向 发射极电流作为无用电流流向衬底。此时寄生效应也不能忽略 们会对晶体管的工作产生影响。 3. 体管的有源寄生效应是指 成电路中存在的一些不希望的寄生双极晶体管、场区寄生 和寄生 锁 效应），这些效应对 件的工作稳定性产生极大的影响。 4. 在单阱工艺的 件中（ P 阱 为例），由于 源与衬底组成 ，而 N 结，两个 串联组成 构，即两个寄生三极管 (3 和 一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。 影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。 减小寄生电阻 图设计时采用 双阱工艺 、多增加电源和地接触孔数目，加粗电源 线和地线，对接触进行合理规划布局，减小有害的电位梯度； 工艺设计时：降低寄生三极管的电流放大倍数：以 N 阱 例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生 的寄生电阻 在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深 阱 扩散增加基区宽度可以有效降低寄生 的放大倍数； 具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。 6. 在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生 阈值电压，使其不易开启 ；增加场氧生长厚度，使寄生 阈值电压绝对值升高，不容易开启。 7. （ 1）增大基区宽度：由工艺决定； （ 2）使衬底可靠接地或电源。 第 3 章 集成电路中的无源元件 1. 双极性集成电路中最常用的电阻器是基区扩散电阻 形成的电阻。 2. 反偏 电容和 容器。 3. 基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。 4. 长时间较的电流流过 铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一端则产生空洞，严重时甚至会断裂。 5. r(L/W)=R=1K L/W=5 I=V/R=1=(I*I*r)/( 公式变形 W=意：这里各单位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相应的微米单位。 第 4 章 路 1. 名词解释 电压传输特性：指电路的输出电压 输入电压 化而变化的性质或关系（可用曲线表示，与晶体管电压传输特性相似）。 开门 /关门电平：开门电平 关门电平 逻辑摆幅： 过渡区宽度：输出不确定区域（非静态区域）宽度， 输入短路电流 其它输入端开路时，流过接地输入端的电流。 34 输入漏电流（拉电流，高电平输入电流，输入交叉漏电流） 其它输入端接地时，流过接高电平输入端的电流。 静态功耗 电源电压与电源电流之乘积。电路有两个稳态，则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。 瞬态延迟时间 i 上跳到输出电压 始下降的时间间隔。 瞬态下降时间 o 从高电平 降到低电平 时间间隔。 瞬态存储时间 i 下跳到输出电压 始上升的时间间隔。 瞬态上升时间 o 从低电平 升到高电平 时间间隔。 瞬态导通延迟时间 用电路）从输入电压上升沿中点到输出电压下降沿中点所需要的时间。 任何一个低电平时： 和区 至区 和区 至区 当输入端的信号全部为高电平时： 向区 和区 和区 和区 3. 影响最大，他不但影响截至时间，还影响导通时间。 当输出从低 电平向高电平转化时，要求 速退出饱和区，此时如果再导通时 保和深度约大，时间就越长。 当输出从高电平向低电平转化时，希望 速的存储的电荷放完，此时要求 可能的大。 设计时， 矛盾带来了很大的困难。 4. 两管与非门： 输出高电平低，瞬时特性差。 四管与非门：输出采用图腾柱结构 ，由于 D 是多子器件，他会使 显下降。 D 还起到了点评位移作用，提高了输出电平。 五管与非门：达林顿结构作为输出级， 起到点评位移作用，达林顿 电流增益大，输出电阻小，提高电路速度和高电平负载能力。 四管和五管在瞬态中都是通过大电流减少 5. 六管单元用有源泄放回路 替了 于 存在，使 导通，所以 射基的电流全部流入 基极，是他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当 和后 会替它分流，限制了 饱和度提高了电路速度。 在截至时 能通过电阻复合掉存储电荷， 截至，所以 速退出饱和区。 6. 35 由于六管单元在用了有源泄放回路，使 时导通，四管单元由于 入饱和后，电阻对 基极电流有分流作用，四管单元此时是由于 入饱和区而 未进入饱和区 是所对应的传输特性曲线。所以说改善了传输特性的矩形性。 7. 输出高电平偏低： 的电压过大，可以通过减小 实现。 输出高电平偏高： 的电压偏高，可以通过增加 增大 和度。 8. 当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的 管子，可能会使输出低电平的管子烧坏。并会使数出低电平抬高，容易造成逻辑混乱。 9. 去掉 的高电平的驱动级， 输出端用导线连接起来，接到一个公共的上拉电阻上，实施线与，此时就不会出此案大电流灌入， 会使输出低电平上升造成逻辑混乱。 第 5 章 相器 式： S - 2 - C O X O 其中： 了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的外加电压，一般情况下，金属功函数 值比半导体的小，般为负。 开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区上的电压降。对于 值为正 为了支撑半导体表面出现强反型所需要的体电荷所需要的外加电压。 于 值为正 四管单元 六管单元 B C 36 为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加的外加电压，对于绝缘层中的正电荷，需要加负电压才能其拉到平带，一般为负。 为了调节阈值电压而注入的电荷产生的影响，对于 入 P 型杂质，为正值。 2. 答：器件的亚阈值特性是指在分析 ，当 与衬底的 反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电压（绝对值）提高，即产生衬偏效应。 影响：使得 值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电流减小。 5. 答： 体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度 调制效应”。 影响：当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区 D 和 S 之间电流源非理想。 6. 答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随漏源电压发生变化，产生饱和特性。 7. 答： 37 非饱和区： 条件：D S G S T 1 3） I 饱和导通 M=1/2 =1/2 R，对 分，得： L( 1 1 39 1 此时 ） ） ， L D S 41 终饱和导通 善了高电平传输特性 2） E： N 饱和导通 1/2 =1/2 - - - (和导通 1/2 |2 =1/22 ： ( = 1 1 45 1 /(1+ 其中 P 20. 解： 饱和导通 1/2 )N( =1/2 1/2 )P( |2 =1/22 由 ： R )/(1+ 其中 P 当工艺确定， N、 P 均确定 因而 N/1 答： 1）电子迁移率较大，是空穴迁移率的两倍，即 N=2 P。 2）根据逻辑阈值与晶体管尺寸的关系 N，在 大的取值范围中， N。 22. 解： N/相器的 V， 2(1+ 1/2=(|( - 1/2( 解得： /(1+ ( =1/22 4=0 解得： 3. 解： )N/ W/L)P=于 相器而言， V， 2(1+ 和导通， 饱和导 通 由 ： 1/2=(|( - 1/2( 解得： 理， /(1+ 和导通， 饱和导通 由 ： ( =1/22 解得： 该 相器的噪声容限： 辑阈值： R )/(1+ =46 24. 解： 1） R )/(1+ 即 R )/ (1+ 解得： R =P=( N)/ ( P) 即 05 P=） 标称值有正负 15%的变化 则 R )/(1+ =R )/(1+