毕业设计（论文）-基于EDA技术下的数字频率计的设计.doc

河南工程学院毕业设计（论文） 基于 eda 技术下的数字频率计的设计 学生姓名 晓 系 ( 部) 电 子 信 息 工 程 系 系 专 业 应 用 电 子 技 术 指导教师 2008 年 04 月 20 日 河南工程学院毕业设计（或论文） i 摘摘 要要 传统的设计方法来设计数字频率计，只能把具有固定功能的元器件像搭积木一样来进行 设计，这样使用的元器件比较多，而且电路实物相当复杂。而本文则是采用现代电子技术中 “自顶向下”的设计方法。借助于 eda 软件中 altera 公司开发的 max+plus 2 设计软件来实 现数字频率计数器的主电路及限幅整形电路，时基电路，数码管译码电路，电源等电路的设计。 使用 eda 工具进行设计,可以在不改变硬件电路的基础上，对系统进行改进，还可以进一步提 高系统的性能。由于 eda 技术是借助于计算机设计和可编程逻辑器件等条件下而进行的高 端设计，所以逐渐成为电子系统设计者的主流。本文的数字频率计数器是直接用十进制数字 来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波、尖脉冲信号和 其它具有周期特性的信号的频率，而且还可以测量它们的周期。所以设计每一个环节都比较 直观简单，特别是可以从原理图输入和语言输入方式中看出。由于该电路经 ewb 仿真软件的 测试，足以证明利用 eda 技术来设计数字频率计数器是数字设计系统中较理想的一种。因为 用 eda 技术设计的数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。所 以本文贯穿于 eda 设计软件来进行数字频率计数器的设计。 关键词关键词： 数字频率计 eda可编程器件原理图输入语言输入 河南工程学院毕业设计（或论文） ii abstract the traditional design approach to designing digital frequency dollars, only to have a fixed function of the same components as da jimu to design, the use of such components more, but a complex circuit in kind. the paper is the use of modern electronic technology in the “top-down“ design. with eda software developed by altera max + plus 2 design software to achieve digital frequency counter the main circuit and limiting plastic circuit, time-base circuit, the decoding of digital circuits, power and other circuit design. the use of eda tools to design, you can not change the hardware circuit on the basis of improving the system, can further improve system performance. as eda design technology is through the use of computers and programmable logic devices, and other conditions under which the high-end design, it has gradually become the mainstream of the electronic system designers. this paper is a direct digital frequency counter with decimal figures to show that the measured frequency signal a measuring device. it not only can measure the sine wave, square, triangular wave, a sharp pulse and other characteristics of a cycle of the frequency signal, but can also measure their cycle. therefore, every step of the design are relatively simple intuitive, especially from the principle of input and language input in that way. as the circuit by ewb test simulation software, as evidenced by eda technologies to design digital frequency counter is a digital design system in a more satisfactory. eda design technology used because the number of frequency of a high-speed, accurate, reliable and strong anti-interference and field-programmable advantages. therefore, this paper through the eda design software for the design of digital frequency counter. key words: digital designedaprogrammable device the principle of importationlanguage input 河南工程学院毕业设计（或论文） iii 目 录 前前 言言1 第一章第一章 数字频率计数器的设计原理数字频率计数器的设计原理2 第一节数字频率计的设计方法2 第二节数字频率计数器的设计原理3 第三节 数字频率计单元电路的功能4 第二章第二章 可编程逻辑器件的内部电路分析与设计可编程逻辑器件的内部电路分析与设计5 第一节 内部电路的总体分析5 第二节 控制信号产生电路的设计6 一、控制信号的说明6 二、控制信号的逻辑描述7 三、控制信号产生电路的符号图9 第三节 十进制加法计数器的设计9 第四节 计数锁存电路的设计11 一、锁存器的原理11 二、锁存器的语言输入方式11 第五节数字显示译码电路的设计12 第六节 可编程逻辑器件内部模块的顶层原理图及符号13 一、可编程逻辑器件顶层原理总述13 二、可编程逻辑器件顶层原理图及符号14 第三章第三章数字频率计的外围电路及工作原理数字频率计的外围电路及工作原理15 第一节输入放大电路15 第二节 限幅整形电路16 一、限幅电路的原理16 二、整形电路的原理16 第三节时基信号产生电路17 第四节 芯片系统的完成19 结束语结束语20 河南工程学院毕业设计（或论文） iv 参考文献参考文献21 致致 谢谢22 河南工程学院毕业设计（或论文） 1 前前 言言 本文使用的 eda 设计工具是 altera 公司的 max+plus 2 设计软件，它是一个完全集 成化，但又独立，易学易用的可编程逻辑器件（cpld）的设计软件。它开放的界面，多平 台，硬件描述语言（vhdl）等功能深受用户喜欢。提供了 fpga/cpld 的设计仿真和烧写 环境，使 fpga 或 cpld 这些逻辑器件很好的服务于这类设计软件。利用 eda 设计软件可 将设计好的程序写入相关器件，如同自行设计集成电路一样，可节省开发的费用和时间，是 目前使用极为广泛的 eda 开发工具之一。可编程逻辑器件（cpld）在应用时可通过 pcb 板上的可编程逻辑器件的逻辑接口，与外部实物电路配合，因而得到一定功能的系统电路。 这样的系统电路在外部电路一定时，可以只用改变可编程逻辑器件（cpld）内部输入的语 言程序，就可使该电路完成不同的功能，实现不同的功用。它的应用和发展不仅简化了电路 设计，降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来了革命 性的变化。而本文设计的数字频率计数器是借助于 eda 设计软件下的 max+plus 2 软件的 原理图输入方式和硬件描述语言输入方式等多种输入方式相结合的方法来完成 4 位数字频率 计的设计。 河南工程学院毕业设计（或论文） 2 第一章 数字频率计数器的设计原理 第一节数字频率计的设计方法 传统的数字频率计数器的设计是建立在传统的数字电路设计方法上进行的“自底向上” 的设计，这样设计的系统是采用标准的集成电路，像搭积木一样，堆积于电路板上，通过设 计电路板来完成传统数字频率计数器的设计。设计好后的数字频率计数器所用的器件多，体 积大，所占的面积比较广，而且功能比较固定，不易对于系统进行改善等给使用者带来诸多 的麻烦和不便。而本次设计的数字频率计数器是在可编程逻辑器件（cpld）半导体器件和 eda 开发工具的基础上，采用现代的设计方法而进行的“自顶向下”进行设计。（如下图 1.1 所示） top-down 行 为 设 计 结 构 设 计 逻 辑 设 计 电 路 设 计 版 图 设 计 图 1 .1 “自顶向下“的现代电路设计方法 河南工程学院毕业设计（或论文） 3 本文设计的数字频率计数器的基本原理是用一个频率稳定度极高的频率源作为基准时 钟，而对比测量其他信号的频率。通常情况下首先计算出每秒钟内待测信号的脉冲个数，此 时我们称闸门时间为 1 秒。闸门时间也可以大于或小于 1 秒。闸门时间越长，得到的频率值 就越准确，但闸门时间越长，则每测一次频率的间隔就越长，闸门时间越短测得频率值刷新 就越快，但测得的精度将受影响。 对于设计一个 4 位数字频率计数器要求测量的频率信号范围是 1-9999khz，由数码显示 电路显示 被测量的结果，同时还要求测量值能被及时更新，于时本设计就采用了专用的 epm7128slc84-15 这种可编程逻辑器件作为设计的主体芯片，要在该芯片中实现测频控制 信号发生电路、十进制计数器、锁存、译码等电路及部分外围辅助电路的编写和设计。 第二节数字频率计数器的设计原理 在计算每秒钟内待测信号的脉冲个数时，这就要求测频控制信号发生器的计数使能信号 能产生一个 1s 脉宽的周期信号，并对频率计的每一个计数器的使能端进行同步控制。如果 是使能信号的高电平到来时允许计数，如果是使能信号的低电平到来时停止计数，并保持锁 定所计的数。在停止计数期间，首先要有一个锁存信号的上升沿将计数器在前 1s 的计数值 锁存进 16 位的锁存器中，并由外部的 7 段译码器译出并稳定显示。锁存信号之后，必须有 一个清零信号对计数器进行清零，为下一秒的计数操作做充分的准备。 测频控制信号发生器的工作时序(如图 2.2 下图所示)。为了产生这个时序图，需首先建 立一个由 d 触发器构成的二分频器，在每次时钟信号 clk 上升沿到来时，使其值翻转。 其中控制信号时 clk 的频率取 1hz，而使能信号的脉宽恰好为 1s，可以用作闸门信号。 此时根据测频时序要知道可得出锁存信号 load 和清零信号 clr 的逻辑描述，由(下图 2.1 所示)可知。在计数完成后，即计数使能信号在 1s 内的高电平后，得用其反相值的上跳沿产 生一个锁存信号 lock，经过 0.5s 后 ，清零信号 clr 产生一个清零信号的上升沿。 根据上述要求首先设计出 4 位数字频率计数器的总体框图（如图 2.1 所示） 河南工程学院毕业设计（或论文） 4 数 码 显 视 电 路 cpld 可编程逻辑器件 epm7128slc84-15 控制信号产生电路 5v 电 源 电 路 时 基 电 路 输入放大器 限 幅 整 形 电 路ui 图 2.1 数字频率计数器的原理框图 clk clr cs lock 图 2.2 测频控制信号发生器的工作时序 第三节 数字频率计单元电路的功能 1）5v 稳压电源：通过稳压电路给整机的电路提供可靠和稳定的工作电压。 河南工程学院毕业设计（或论文） 5 2）输入放大器：顾名思义对输入较弱的信号进行放大，对较强的信号可以抑制，使进入数 字频率计数器的信号为正确的数字波形,避免产生不必要的错误来影响计数器的正常使用。 3）限幅整形电路：用以限止一些不符合要求的一些波形，它将整形后的波形作为可编程逻 辑器件(cpld)芯片中十进制计数模块的计数信号，使信号的前沿更陡峭、波形更好。 4）时基电路：这是决定频率计数器精度的非常重要一部分。因此振荡频率的准确性对于本 电路是相当重要的，如果不稳定，会造成对计数的错误、误计等等造成不必要的损失。提供 准确的计数时间 t。晶振产生一个振荡频率稳定的脉冲，通过分频整形、门控双稳后，产生 所需宽度的基准时间 t 的脉冲，又称闸门时间脉冲。 注意注意：分频器一般采用计数器完成，计数器的模即为分频比。 5）控制信号产生电路：将被测信号变换为可计数的窄脉冲，其输出受闸门脉冲的控制。控 制信号产生电路的功能要求对时基电路送入的 8hz的 clk 信号进行十进制计数，用计数器 的 4 个输出 qd，qc，qb，qa 周期性的产生 3 个控制信号，然后分别去实现各自的控制。 6）数码管显示电路：将所测得的频率数值通过译码显示等操作，显示到最终的数码管中， 以方便用户读出被测的频率值。 7）可编程逻辑器件 epm7128slc84-15：该芯片内部输入着已经编制好的十进制计数器，16 位锁存器等逻辑电路。测频控制信号发生器的实物图或源程序与 pcb 板中，可编程逻辑器 件接口对接，以实现自身的功能。 第二章 可编程逻辑器件的内部电路分析与设计 第一节 内部电路的总体分析 本系统采用“自顶向下“的现代电子技术设计方法，首先从系统级设计入手，在顶层进 行功能方框图的划分和结构设计，分解出各种不同的子系统,使其具有相应的功能，该设计 方法可以使设计者能够在早期就能发现结构中的错误，提高设计的一次成功率。因此在本文 中采用该方法是设计数字频率计数器是一种最佳选择(下图 3.1 所示)的即为可编辑逻辑器件 (cpld)根据设计要求得到的顶层系统的设计框图。 河南工程学院毕业设计（或论文） 6 图 3.1 可编程逻辑器件（cpld）顶层设计框图 控 制 信 号 产 生 电 路 十 进 制 计 数 电 路 锁 存 器 译 码 器 锁存信号 lock clr 清零信号cs 闸门信号 clk(8hz) clkin 第二节 控制信号产生电路的设计 一、控制信号的说明 在图 3.2 中对于控制信号产生电路的功能要求是外部电路产生的送入，即时基信号产生 电路送入的 8hz的 clk 信号，进行十进制计数。对于用来计数的 4 个输出 qd，qc，qb，qa，会去周期性的产生 3 个控制信号，使其对应的去控制. 这三个控制信号是： a) 闸门信号 cs（也称计数控制信号）：控制计数模块的计数和停止，计数控制信号的 闸门信号 cs 的高电平部分正好是 1s，在这期间，计数模块所计到的数值即为被测频 率。即 cs 的低电平部分是计数模块停止计数时间，停止计数并保持其所计的数，在 河南工程学院毕业设计（或论文） 7 停止计数期间首先需要一个锁存信号 lock 的上升沿将计数器在前 1s 的计数值锁存 在 16 位的锁存器中，并由外部的 7 段译码器，译出并稳定显示。 b) 清零信号 clr：在每次计数模块开始计数前清除模块内原先的计数值，使其为 0，还 有锁存信号之后，必须有一个清零信号 clr，对计数器进行清零，为下一秒的计数 操作作准备。 c) 锁存信号 lock：当计数模块在 1s 时间计数结束后，会产生一个送数的信号，即把 计数器送入锁存器这样可由外部的七段译码器译码并在数码管里显示。 二、控制信号的逻辑描述 基于以上 3 种控制信号的了解,来对于控制信号产生电路的描述。对于本电路易 采用 max+plus 2 中的原理图输入方式，设计出来的电路简单，直观，一目了然。 而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。 对于 clr 信号： 当qd，qc，qb，qa=0000 时，clr=1; 对于 cs 信号： 当qd，qc，qb，qa=0001 时，cs=1; 当qd，qc，qb，qa=0010 时，cs=1; 当qd，qc，qb，qa=0011 时，cs=1; 当qd，qc，qb，qa=0100 时，cs=1; 当qd，qc，qb，qa=0101 时，cs=1; 当qd，qc，qb，qa=0110 时，cs=1; 当qd，qc，qb，qa=0111 时，cs=1; 当qd，qc，qb，qa=1000 时，cs=1; 对于 lock 信号： 当qd，qc，qb，qa=1001 时，lock=1; 完成上述功能的原理图如下图 3.2 所示： 河南工程学院毕业设计（或论文） 8 图 3.2 控制信号产生电路 河南工程学院毕业设计（或论文） 9 三、控制信号产生电路的符号图 第三节 十进制加法计数器的设计 计数器以待测信号作为输入信号，以控制信号产生电路产生的控制信号作为基准信号, 对于本系统用 4 块 74160 芯片设计十进制计数控制信号的产生电路。cs 控制 74160 中的使 能输入 ent 和 enp 端子，其中对于个位用计数控制信号 cs 同时控制 ent 和 enp 对于十 位，百位及千位，计数控制信号 cs 去控制 ent 和 enp 其中的一个，另一个用前级的进位 去控制。本计数器是以十进制数去显示的。对于本系统只是设计了一个简单的 10khz 以内 信号的频率计，如果需要测试较高频率的信号时，则将输出的位数增加，当然后面的锁存器 的位数也要相应增加。当为高电平时允许计数，低电平时禁止计数。 作为频率计数器实际的计数动作只是在从计数开始到计数结束的 10ms 期间，计数器的 输出是在计数中慢慢的进行，很难观察到。计数器转移信号处于保持状态后，对计数器复位 并采取准备下次测定的方式。计数器的复位是由取样脉冲解除的，所以取样脉冲就成为计数 器开始计数的信号。（如图 3.4 所示的原理图，如图 3.5 所示的符号图） 图 3.3 控制信号产生电路的符号图 河南工程学院毕业设计（或论文） 10 图 3.4 十进制计数电路的原理图 河南工程学院毕业设计（或论文） 11 十进制计数电路的原理图生的符号如下图 3.5 所示： 第四节 计数锁存电路的设计 一、锁存器的原理 设置锁存器的好处是当显示的数据不定时,不会由于周期性的变化不断闪烁等，锁存器的 位数应跟计数器的位数完全一样，当使能信号下降沿到来时，将计数器的所计的数值锁存。 这样，可由外部的七段译码器译码并在数码管上显示。 而本次的数字频率计数器的计数锁存功能的功能要求是： 当锁存信号为 lock=1 时，电路的输入出等于输入信号； 当锁存信号为 loce=0 时，输出保持不变实现锁存。 二、锁存器的语言输入方式 实现锁存功能的程序段如下所示： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity suocunqi is port (clk:in std_logic; dd: in std_logic_vector(3 downto 0); 图 3.5 十进制计数电路的符号图 河南工程学院毕业设计（或论文） 12 qq: out std_logic_vector(3 downto 0); end suocunqi; architecture one of suocunqi is begin process(clk) begin if (clkevent and clk=1 )then qq=dd; end if; end process; end one; 由该锁存器程序生成的原理图符号如下图 3.6 所示。 第五节 数字显示译码电路的设计 数字显示译码电路的作用是将前一级经过处理的各种被测量转变为显示电路所能接受的 被测量信号，即完成相对应的数制的转换以满足下一级显示电路的需要。 具体原理图如下图 3.7 所示： 图 3.6 计数锁存电路的符号图 河南工程学院毕业设计（或论文） 13 其原理图生成的符号如下图 3.8 所示： 第六节 可编程逻辑器件内部模块的顶层原理图及符号 一、可编程逻辑器件顶层原理总述 以上几节为可编程逻辑器件内部用基本逻辑模块，有的模块用的是原理图输入方式，有 的用的是语言输入方式-硬件描述语言（vhdl），各个电路模块的输入方式不尽相同，但 有的单元电路设计完成后，需要生成对应的电路符号，然后用比较直观的原理图输入方式将 图 3.7 数字显视译码电路的设计 图 3.8 数字显视译码电路的设计符号图 河南工程学院毕业设计（或论文） 14 各个模块单元的电路符号依照原理框图所示，重新组合成新的可编程逻辑器件（cpld）内 部模块电路即新的电路原理图。 二、可编程逻辑器件顶层原理图及符号 如下图所示，然后再生成新的内部模块符号， 图 3.9cpld 内部模块设计的顶层原理图 河南工程学院毕业设计（或论文） 15 （如图 3.9 可编程逻辑器件的（ cpld）内部模块设计的顶层原理图和可编程逻辑器件的 （ cpld）内部模块设计的顶层符号图所示）。 第三章数字频率计的外围电路及工作原理 第一节输入放大电路 由于进入频率计数器的信号不仅限于数字波形。因此真正的频率计数器的输入部分 是由宽带放大器和比较器构成的。这里为了简单起来使用特殊部件为目标，所以利用反 相 ic 作为放大器。这里的 cmos 反相器没有多么的复杂，只是给出了 cmos 反相器的 输入，输出分别连接适当的电阻就可以作为放大器工作。这里利用 74hc1104 作为放大 器。比较器同样使用原封不动地使用 74hc1104 反相器。 具体如下图 4.1 所示。 图 3.10 cpld 内部模块设计的顶层符号图 c * g1 * g2 * r? res2 r1 1m gnd0 r? res2 入4.1入入入入入入入入入入入入 ui in 入入入 13 12 1110 74hc04 河南工程学院毕业设计（或论文） 16 第二节 限幅整形电路 一、限幅电路的原理 我们知道在数字频率计数器输入的波形中有的信号比较弱，而又有的信号则比较强，那 么这样的信号一旦输入数字频率计数器内，肯定会影响着我们的读数要么有的超出范围，要 么则达不到要求，那么有的则要求过剩。这样就需要加入限幅整形电路，配上前面的输入放 大器就可以合理的调整输出的信号的波形，使它们的波形更规范，更趁于标准化。这样才能 去满足用户的需求。 对于限幅整形电路我们知道，这种电路实现的方法比较的多，对于本文则采用施密特触 发器。因为电压比较器虽然电路结构简单，灵敏度高，但是它存在着两个问题：一是输出电 压转换时间受运算放大器压摆率限制，使得高频脉冲边缘不够陡峭，二是抗干扰能力差，输 入电压在传输过程中受到干扰或噪声影响后在门槛电压附近上下波动，输出状态可能随之翻 转，容易形成错误的判断，尤其在灵敏度很高的情况下，输出的电压会反复地从一个电平跳 到别一个电平，这样不仅不能保证正确的输出，甚至对后级电路产生严重的影响，对于这一 问题本电路的设计采用的是施密特触发器。 施密特触发器是一种抗干扰能力强，对干扰有抑制能力，有滞回特性的比较器，施密特 触发器通过在比较器中引入正反馈，产生了 2 个门槛电压，从而获得正确，稳定的输出电压， 还有施密特触发器之所以有较强的抗干扰能力，正是由于回差电压的存在。在当输入电压受 到干扰时，只要变化幅度小于回差输出电压就保持稳定，不会受到影响。但回差的存在使灵 敏度降低。 二、整形电路的原理 在本次的电路设中，由 g1-g2 组成的电路是 2 级施密特电路，对输入的信号进行整 形。而本次电路中采用 2 级整形电路既二级施密特,电路原因是一级施密特整形后输出的信 号作为可编程逻辑器件（cpld）芯片中，十进制计数模块的计数信号时，其前沿陡峭度不 够，而出现不稳定的现象。 这里二级施密特电路前面的 2 个 5k 的电阻是给该电路供电的偏置电阻，给予这样的偏 置以后，对 ui 的幅值要求可下降到： =uipput+ut- 河南工程学院毕业设计（或论文） 17 =10k/200k5v=0.25v, 即可。 而对于那两个二极管就是前面的限幅电路，这里还是 vd1 和 vd2 来作为限幅的，当然 这样肯定起到了一定的保护作用。（限幅整形电路如下图所示 4.2 所示） 第三节 时基信号产生电路 我们这里所说的时基信号产生电路就是一个产生标准信号源的振荡信号。因为这里要产 生一个标准的振荡信号，即标准的比较信号，而去送给后级。在没有外加信号的条件下，振 荡电路能将直流电源提供的能量转换为具有一定频率，一定波形和一定振幅的交变信号输出。 因为振荡的种类比较多，所以我们要选择合适的振荡也是至关重要的，而本设计采用了具有 晶振频率高，稳定，特性良好的固定晶体振荡器，因为石英晶体是一种各向异性的结晶体， 它是硅石的一种，当芯片两边加上交变的电压时正负压电效应互为因果关系。当 123456 a b c d 654321 d c b a title numberrevisionsize b date:12-apr-2008sheet of file:d:shihongxiao.ddbdrawn by: c g1 g2 r5 5k 5k 1m ui in g3 g4 d2 r1 d1 200k r7 r2 10k r6 10k 200k r8 vcc gnd clk in 图 4.2 限幅整形电路的设计 河南工程学院毕业设计（或论文） 18 123456 a b c d 654321 d c b a title numberrevisionsize b date:12-apr-2008sheet of file:d:shihongxiao.ddbdrawn by: r? res2 r? res2 r? res2 r? res2 r? res2 y? crystal d 2 q 5 q 6 clk 3 41 pre clr u?a 74f74 d 2 q 5 q 6 clk 3 41 pre clr u?a 74f74 u? 74f74 u? 74f74 外加交流电压的频率等于芯片的固有振动频率时，芯片的振动幅最大。所以本次设计是用一 个固定频率为 32768hz 的晶振来使用，它与合理的电阻，电容，相互配合会产生比较稳定 的频率。该电路以非门 g1 为核心，用 32768hz 的晶振加上 100m 的电阻分别并联两个 50pf 的电容器，来产生标准稳定的 32768hz 的信号。该信号经过 11 级分频后从 q11 输出 8hz 的信号，作为 clk_8hz 的信号。我们知道触发器具有分频的作用，而本设计采用由 d 触发器组成的 t触发器来实现的。该电路可用 cd4060 来完成。具体（如图 4.3 所示） 图 4.3 时基信号产生电路 河南工程学院毕业设计（或论文） 19 第四节 芯片系统的完成 在各个单元电路设计完成后，建立相应的电路符号，在原理图输入方式下，将各单元电 路符号按图 2.1 所示数字频率计数器的原理框图的逻辑关系进行连接，通过保存、编译，确 认正确无误后完成可编程逻辑器件（cpld）内部电路的设计，最终频率计设计芯片完成设 计。将设计项目下载至芯片 epm7128sl84-15 中，完成数字电路功能，还要进行项目处理， 包括器件选择，管脚锁定，编程下载等工作。 河南工程学院毕业设计（或论文） 20 结束语 本文介绍了使用 cpld 器件设计数字频率计的方法， cpld 器件内部采用自顶向下的设 计方法：首先定义好系统高层次的功能，然后按照要求对系统进行分解，分解出的每个子系 统具有相应的功能，对这些子系统仍然可以继续分解，直到分解为许多基本逻辑模块，从顶 层到底层的设计层次清楚。底层各功能模块采用原理