毕业设计（论文）-频率合成器的设计.doc

陕西理工学院毕业论文（设计）引言现场可编程门阵列(fpga)的出现是超大规模集成电路(vlsi)技术和计算机辅助设计(cad)技术发展的结果。fpga器件集成度高、体积小，具有通过用户编程实现专门应用的功能。它允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。使用fpga器件可以大大缩短系统的研制周期，减少资金投入。另外，采用fpga器件可以将原来的电路板级的产品升级为芯片级的产品，降低了功耗，提高了可靠性。同时还可以很方便地对设计进行在线修改。fpga器件成为研制开发的理想器件，特别适合于产品的样机开发和小批量生产，因此fpga也被称为可编程的asic.近年来fpga市场发展十分迅速，各大fpga公司不断推出新的产品，从数千门级到百万门级，从主要满足较简单数字系统设计的器件到内嵌微处理器的器件，设计者的选择越来越多，开发软件的功能也越来越强大。目前fpga器件广泛应用于通信、自动控制、信息处理等领域，熟练掌握fpga的设计方法已经成为一名电子设计技术人员的基本要求。我现在毕业设计的题目正是基于fpga的直接频率合成器dds的设计，eda实践和应用能力是高等教育的重要特色，这正是对我基础知识的考验。尽管eda技术(这里主要是指可编程逻辑器件的开发和应用技术)和vhdl语言的在我们学习中已经有所掌握，但自己的动手设计能力还是很差,实践环节还是很薄弱.在本次毕业设计中我重点放在对程序的设计和时序电路的调试上面.学会了用eda软件去分析数字电路.我完成了基于fpga的数字化dds系统的软件仿真和时序仿真，内容涉及ad/ da转换.直接数字频率合成技术,提出了一种数字化实现dds的新方法.是一个内容比较全面的fpga的应用系统，希望能以此次设计为契机提高我的eda综合设计能力。1.绪论1.1 频率合成器的研究背景及意义1971年，美国学者j.tierney等人撰写的“a digital frequency synthesizer”一文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新集成原理。限于当时的技术和器件产量，它的性能指标尚不能与已有的技术相比，故未受到重视。近10年间，随着微电子技术的迅速发展，直接数字频率合成器（direct digital frequency synthesis简称dds或ddfs）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。dds的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模大、可编程，以及有强大eda软件支持等特性，十分适合实现dds技术。altera是著名的pld生产厂商，多年来一直占据着行业领先的地位。altera的pld具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的ip核、宏功能外它还提供了功能全面的开发工具和丰富的ip核、宏功能库等，因此altera的产品获得了广泛的应用。altera的产品有多个系列，按照推出的先后顺序依次为classic系列、max（multiple array matrix）系列、flex（flexible logic element matrix）系列、apex（advanced logic element matrix）系列、acex系列等。dds的研究方法主要是基于eda技术的发展。进入信息化社会对微电子信息技术和微电子vlsi基础技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪若干年代中最为重要的和最有活力的高科技领域之一。而集成电路(ic)技术在微电子领域占有重要的地位。伴随ic技术的发展，电子设计自动化(electronic design automation eda)已经逐渐成为重要设计手段，其广泛用于模拟与数字电路系统等许多领域。，直接数字频率合成技术(direct digital frequencysynthesis即ddfs，一般简称dds)是从相位直接合成所需波形的一种新的频率合成技术。近年来，dds技术和器件水平的不断发展，使得dds合成技术也得到了飞速的发展。目前，该技术在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标已远远超过了传统的频率合成技术所能达到的水平，从而完成了频率合成技术的又一次飞跃，同时也已成为目前运用最广泛的频率合成技术。随着这种频率合成技术的发展，现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。1.2 频率合成技术的发展现状及趋势随着电子技术的发展，很多应用领域对信号频率的稳定性要求越来越高，而且不仅需要单一的固定频率，还需要多点频率。如短波通信接收机要求在2-30mhz的范围内提供以100hz为间隔的280000个通信频道。为了解决既要频率稳定准确.又要频率能在很大范围内变化的问题，于是产生了频率合成技术。频率合成技术是在实际应用中产生，又是在实践中不断提高的。频率合成技术始于20世纪30年代，最初采用多个频率源通过混频的办法产生更多的频率，由于需要过多的三极管，因而逐渐被淘汰，最后形成目前使用的由一个晶体振荡器产生标准频率再合成多个频率点的频率合成技术。这种频率合成技术是通过多级倍频和分频，运用混频器产生所需的各种频率点，可称为直接频率合成。到了60-70年代，由于数字集成电路技术的迅速发展，出现了第二代频率合成锁相环法频率合成。它的电路由鉴相器（pd），低通滤波器（lf），和压控振荡器(vco)，和分频器组成，如图1.1vco lfpd 图1.1 锁相环法频率合成器频率控制字累加器相位寄储器加法器正（余）弦查找表daclpf相位控制字时钟源f1971年，美国学者jtierney,cm rader和b.gold提出了以全数字技术从相位概念出发，直接合成所需波形的一种新的频率合成原理，形成了第三代频率合成方案 直接数字频率合成(dds)。限于当时的技术和器件水平，它的性能指标尚不能与己有的技术相比，故未受到重视。近年来，随着数字技术的发展以及器件制作工艺水平的提高，dds得到了飞速的发展，它在工作频率范围、频率转换速度、频率分辩力、相位连续性、正交输出以及易集成化方面的性能都超越了传统的频率合成器所能达到的水平，使频率合成技术大大地前进了一步。图1.2是频率器的组成框图。 输入f m 图1.2 直接数字颜率合成（dds）dds的全数字结构也给它带来了两个缺点，一个是输出杂散较大，另一个是输出带宽受到限制。dds有三个杂散源：相位截断，幅度量化和d/a转化的非理想特征。dds输出带宽受限是由于数字器件的工作频率不能很高以及dds本质上是一个分频器引起的。为了克服dds输出杂散大的缺点，国外学者对dds输出频谱特性进行大量研究，henry t.nicholas和henry samueli等人用误信号分析相位截断误差，他们建立了相位截断误差的数学模型，利用数论对相位截断误差的谱线位置和功率进行了较为精确的研究。还有一种波形分析法，它根据dds中相位累加器的周期性以及实际dds结构，得到dds输出波形的数学描述，然后对得到的波形进行傅立叶级数分析，波形分析法简单，直接，计算量大，但借助于计算机和fft技术，这一分析方法还是相当有效的。在分析dds输出频谱特性的基础上，提出了一些降低杂散频率的方法。归纳起来有三种。第一种方法是优化设计波形rom和相位累加器，为了降低相位截断误差，需要增加波形rom的地址线位数，但地址线位数增加一位，rom的容量就要增加一倍，因此一味增加地址线位数是不切实际的，可以通过压缩存储数据来有效增大rom数据寻址位。最简单而直接的方法是只保存正弦波0，pi/2区间的数据。然后利用对称性来恢复其他对象的数值，这样一来可得到4：1的数据压缩比。对1/4周期正弦波数据的进一步压缩最早是利用三角函数的恒等变换，将一个大容量的rom分成几个小容量的rom数据并配合运算电路来实现对要求正弦数值的近似。这些运算包括正弦相差算法，由sunderland提出的粗，细rom结构以及其修改形式，其最高压缩比为59：1。另一种是基于数字优化的方法，可以根据实际参数优化计算出粗，细rom的容量及数据位数。其数据压缩比可达到128：1。这种方法已经在dds器件ad9955中得到了应用。还有泰勒技术近似法，泰勒级数近似是对正弦函数在某一点进行泰勒级数展开，取其前三项分别赋予不同的权值后存于三个rom中，最后由运算电路进行合成，这种方法得到64：1的压缩比，已应用与qualcomm公司的q2334中。第二种方法是用随机抖动法提高无杂散动态范围，由于dds的周期性，输出杂散频谱往往表现为离散谱线，随机抖动技术使离散谱线均匀变化，从而提高输出频谱的无杂散动态范围。第三种方法是以过采样的 方法降低带内的误差功率，当量化噪声为白噪声时其功率是均匀分布的如果提高采样频率，则在原先频带内的噪声功率将降低，通过低通滤波器后，带外噪声被滤波器虑除。为了提高dds输出的频率，一方面 一些半导体公司利用目前最先进的半导体技术不断提高 dds芯片本身的工作频率，另一方面很多学者和单位把dds技术和其他方法组合起来以扩展输出频率，例如：dds+pll组合式频率合成器就是一种扩展dds频率的有效方法，它兼顾了dds和pll两者的优点。dds是一项充满生命力的技术，其发展速度和应用范围之广是惊人的，从七十年代到今天，西方国家从未间断过对dds技术及应用的研究，一批批成功的dds芯片和dds应用产品正在逐步获得国际市场的青睐。我国对dds的研究刚刚起步，存在大量的艰巨的工作要做，如：精确分析dds的杂散频谱特性，研究dds杂散功率降低方法以及扩展dds的输出带宽，以发挥其功率分辨率高，频率转换速度快。相位噪声低和全数字化等优点。使dds早日用于雷达，通信和仪器仪表等电子系统。1.3 本课题的研究主要内容本次设计是利用可编程逻辑器件fpga完成一个数字频率合成器（dds）系统的设计，实现频率合成技术。提出了一种有别于传统频率合成器的设计方案，该方案首先利用频率控制字m和相位控制字分别控制dds输出正（余）弦波的频率和相位。dds系统的核心是相位累加器，它由一个累加器和一个n位相位寄存器组成。每来一个时钟脉冲，相位累加器以步长m增加。相位寄存器的输出与相位控制字相加，其结果作为正（余）弦查表的地址。图中正（余）弦查表由存储器（rom）构成，内部存有一个完整周期正弦波的数字幅度信息，每个查找表的地址对应正弦波中0的范围的一个相位点。查找表把输入的地址信息映射成正余弦波幅度信号，同时输出到数模转化器（dac）的输入端，dac输出的模拟信号经过低通滤波器（lpf），可得到一个频谱纯净的正（余）弦波。另外，本次设计使用altera公司的fpga器件，利用其内嵌阵列块(eab)实现rom的功能。由于fpga中的rom一般容量较小，因此在实用中，没有将一个完整周期的正弦波的幅度码全部存入rom，而是利用正弦信号的对称性，只存储了128个周期。为了获得一个完整的周期，提出了新的算法并由vhdl语言实现。 设计使用的fpga开发软件是max+plusii，max+plusii是altera公司提供的集成开发环境，界面友好，使用便捷，被业界誉为最易用易学的eda软件。设计中使用max+plusii仿真软件，完成了原理仿真和时序仿真。 2.频率合成技术概述8频率合成器是将一个高确精度和高稳定度的标准参考频率，经过混频，倍频与分频等对他进行加，减，乘，除的四则运算，最终产生大量的具有同样精确度和高稳定度的频率元源，现代电子技术中常常要求高精度和高稳定度的频率，一般都用晶体振荡器。但是，晶体振荡器的频率是单一的，只能在极小的范围内微调。然而，许多无线电设备都要求在一个很宽的频率范围内提供很大量的频点。例如短波ssb通信机，要求在230mhz范围内，提供以100hz为间隔的28万个频率点，每个频率点都要求具有与晶体振荡器相同的频率准确度和稳定度，这就需要采用频率合成技术。2.1 频率合成技术的主要分类常用的频率合成技术有三种: 直接模拟合成法、锁相环合成法和直接数字合成法。2.1.1 直接频率合成直接频率合成理论大约在20世纪30年代中期开始形成，当时是利用单个或多个不同频率的晶体振荡器作为基准信号源，经过倍频、分频、混频等途径直接产生许多离散频率的输出信号，这就是最早应用的频率合成器，称之为直接式频率合成器。采用单个或多个不同频率的晶体振荡器作为基准信号源，经过具有加减乘除四则运算功能的混频器、倍频器、分频器和具有选频功能的滤波器的不同组合来实现频率合成。利用不同组合的四则运算，即可产生大量的、频率间隔较小的离散频率系列。根据参考频率源的数目和四则运算电路组合的不同，直接式频率合成器有着许多不同的形式。如可由较多晶体振荡器或频率源同时提供基准频率，或仅由一个或少数几个晶体振荡器提供基准频率。图2.1所示为后一种合成方式的最基本组成，称为直接式频率合成的基本单元。图中仅用一个石英晶体振荡器提供基准频率。m表示倍频器的倍频次数，n表示分频器的分频次数。频率相加器是由混频器和带通滤波器构成的，用以输出混频后的和频分量。当输入基准频率为时，合成器的输出频率将为、 式中分频比的余数，代表该频率最低位，其值应为一简单的整数比。可见，尽管合成器仅输入一个参考频率f，但只需改变各倍频次数和分频器的分频数，即可获得一系列的离散频率。显然，如果要达到更高的分辨力，就必须将继续分解即：在电路上与之对应，就是上述的基本合成单元多增加一级。所以分频比位数越多，分辨力越高，但基本单元的级数也越多，电路也就越复杂。图2.1即直接频率合成器的基本单元.分频 倍频 +分频 倍频分频 倍频 图2.1 直接频率合成器基本单元直接频率合成能实现快速频率变换，几乎任意高的频率分辨率，低相位躁声以及很高的输出频率。优点是频率转换时间短，能产生任意小的频率增量(即频率间隔)。缺点是频率范围有限，离散频率数不能太多，此外由于采用了大量的倍频器、分频器，特别是混频器，使输出信号中的寄生频率成分和相位噪声显著加大，而过多的滤波器又使设备变得庞大。而且所需更多的硬设备，体积大，造价高。所以随着集成技术和数字技术的发展，直接式频率合成器的发展受到了限制，目前已基本不被采用。2.1.2 锁相频率合成8相位反馈理论和锁相技术应用于频率合成领域，产生了间接式频率合成器。所谓间接式是指合成器的输出信号不是直接从参考源经过变换而得，而是由锁相环的压控振荡器间接产生所需要的频率输出，所以，间接式频率合成器又称为锁相频率合成器。它是基于锁相环路的同步原理，从一个高准确度、高稳定度的参考晶体振荡器综合出大量离散频率的一种技术。锁相频率合成器由基准频率产生器和锁相环路两部分构成。基准频率产生器为合成电路提供一个或几个高稳准的参考频率，锁相环路则利用其良好的窄带跟踪特性，使频率准确地锁定在参考频率或其某次谐波上，并使被锁定的频率具有与参考频率一致的频率稳定度和较高的频谱纯度。由于锁相环路具有良好的窄带滤波特性，故其输出信号质量较直接式频率合成器得到明显的改善。锁相技术在频率合成中的成功应用，使频率合成技术获得突破性进展。锁相频率合成器的结构简单、输出频率成分的频谱纯度高，而且易于得到大量的离散频率等优点引起了人们的极大关注，为频率合成器的广泛应用打下了基础。在锁相频率合成器中，输出频率系列是由压控振荡器(vco)产生的。该频率在环路的鉴相器中，不断地与来自石英晶体振荡器的基准频率进行相位比较，并通过比较后产生的误差信号对振荡频率进行校准，使输出频率系列中的任一频率均具有与基准频率相同的频率稳定度。由于鉴相器要求进行相位比较的两输入频率在数值上相等，由此形成了多种锁相频率合成的方法，其中主要有:1) 脉冲控制锁相法2) 数字锁相合成法数字锁相环频率合成器，是目前应用最广泛的一种频率合成器。它与脉冲控制锁相频率合成器的区别仅在于锁相环路中采用除法器(分频器)来改变输入鉴相器的vco频率，而不是采用改变基准振荡器频率的方法。图2.2所示为数字鉴相器鉴相器低通滤波器vco程序分频器/n频道选择 图2.2 锁相频率合成器的原理由图可见，压控振荡器的输出信号在与参考信号进行相位比较之前，先进行了n次分频。这样，当环路锁定时，输出频率与参考频率的关系为即输出频率为参考频率的整数倍。因此，当采用频率选择开关改变分频比n时，压控振荡器将输出以为频率间隔的离散频率系列。可见，采用数字锁相频率合成法，只需正确选择分频器的分频数和合适的参考频率，即能获得符合指标要求的离散频率系列。2.1.3 直接数字频率合成数字技术的飞速发展，使频率合成技术也跃上了一个新的台阶。1971年，美国学者j tiemcy, cm rader和b.gold提出了以全数字技术从相位概念出发，直接合成所需波形的一种新的频率合成原理。限于当时的技术和器件水平，它的性能指标尚不能与己有的技术相比，故未受到重视。近年来，随着数字技术的发展以及器件制作工艺水平的提高，直接数字式频率合成(dds)得到了飞速的发展，它在工作频率范围、频率转换速度、频率分辩力、相位连续性、正交输出以及易集成化方面的性能都超越了传统的频率合成器所能达到的水平。使频率合成技术大大地前进了一步。dds 技术具有频率切换时间短（20ns）.频率分辨率高（0.01hz），频率稳定度高，输出信号的频率和相位可以快速程控切换。直接频率合成器（dds）的优点是：相位连续，频率分辨率高，频率转换速度快以及良好的可复制性能，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。dds的广泛应用于接收机本振，信号发生器，仪器，通信系统等，尤其适合于跳频无限通信系统。因此研究直接数字频率合成器（dds）在生产生活中有很好的实用价值。数字频率合成器是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件的广泛应用，以eda工具作为开发手段，运用vhdl语言。将使整个系统大大简化。提高整体的性能和可靠性。它允许电路设计者利用基于计算机的开发平台，经过设计输入，仿真，测试和校验，直到达到预期的结果，使用fpga器件可以大大缩短系统的研制周期，减少资金投入。更吸引人的是，采用fpga器件可以将原来的电路板及产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便的对设计进行在线修改。fpga器件成为研制开发的理想器件，特别适合于产品的样机开发和小批量生产，因此有时人们也把fpga称为可编程的asic。dds是用数字控制方法从一个标准参考频率源产生多种频率的技术，它是把一系列数字量形式的信号通过d/a转换形成模拟量形式的信号的合成技术。利用高速存储器作查寻表，然后通过高速d/a 转换器产生己经用数字形式存入的正弦波(或其他任意波形)。dds在相对带宽、频率转换时间、相位连续性，正交输出、分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为各种电子系统提供了优于模拟信号源性能的高质量的频率源。目前它正朝着系统化，小型化、模块化和工程化的方向发展，性能越来越好，使用越来越方便，是目前应用最广泛的频率合成器之一。本次设计就是研究dds的实现及应用。2.1.4 三种频率合成技术的特点及性能比较10直接频率合成技术在频率分辨率要求较高，即频率点数较多时，系统实现起 来体积变大，方法复杂，造价高。复杂的设计方案也会使杂散分布很广、数量较多，甚至大到不能允许的程度，影响信号的频谱纯度。但是直接频率合成器的跳 频速度很快，并且可以实现极低噪声的频率合成。 相对于直接频率合成法来说，间接频率合成有更为广泛的应用。其合成器方案简单，造价低，较易实现模块化和标准化。最大的缺点在于频率切换及相位稳定需要较长的时间，一般为ms量级。由于使用了反馈环，输出端有较大的环路噪声，从而限制了频率稳定度的提高。 直接数字频率合成容易实现很高的频率分辨率，跳频速度快，一般为几十ns 数量级。合成频率的噪声低，残留相位噪声仅是电路的加性噪声。应用ddfs技术的合成器由于采用了全数字化的结构，在可靠性、成本及重量、体积等方面 明显优于前两种技术的合成器。但由于时钟上限受到电路工艺的固有限制，合成器的输出频率较低，相对带宽很宽而绝对带宽较窄。表 2.3 三种频率合成器的性能比较直接频率合成间接频率合成直接数字频率合成工作频率可合成任意频率及带宽的信号可合成任意频率及带宽的信号不能实现任意频率及带宽的信号输出频率分辨率难实现较高的频率分辨率降低性能时可实现较高的频率分辨率易实现极高的频率分辨率跳频时间跳频时间短跳频时间长跳频时间短频率稳定度频率稳定度高，相对稳定度同参考频率源相当频率稳定度的提高受到环路结构的限制频率稳定度高杂波分布杂波分布广 杂波分布小杂波分布比较复杂成本、体积成本高、体积大体积适中体积小2. 2 频率合成器的主要技术指标8 10频率合成器技术指标有很多，在不同的场合有不同的适用描述，但其中最主要和最普遍的技术指标如下:（1）工作频率范围合成器最高与最低输出频率所确定的频率范围，称为合成器的工作频率范围。在此范围内，合成器能输出间隔一定的众多离散频率中的某一振荡频率(称为信道)或某几个振荡频率。各振荡频率的稳定度及其它性能均应满足系统的性能要求。（2）频率间隔每个离散频率之间的最小间隔称为频率间隔，又称分辨力，频率间隔的大小，随合成器的用途而不同。例如，短波单边带通信的频率间隔一般为100hz，有时为iohz, ihz甚至0.1 hz.超短波通信则多取50khz，有时也取为25khz,12.5khz,等等。 （3）频率转换时间由一个工作频率转换到另一个工作频率并达到稳定所需的时间。其数值与合成器的电路形式有关。（4）频率稳定度与准确度频率稳定度是指在规定观测时间内，合成器输出频率偏离标称值的程度，一般用该偏离值与输出频率的相对值来表示。准确度则表示实际工作频率与其标称值之间的偏差，又称频率误差。稳定度与准确度有着密切的关系，因为只有频率稳定度高，频率准确度才有意义。（5）频谱纯度频谱纯度是指输出信号频谱的纯净程度。可以用输出端的有用信号电平与各寄生频率总电平之比的分贝数表示一般输出频谱附近尚存在各种周期性干扰与随机干扰以及有用信号的各次谐波成分。这里，周期性干扰多数来源于混频器的高次组合频率，它们以某些频差的形式，成对地分布于有用信号的两边。而随机干扰则是由设备内部各种不规则的电扰动所产生，并以相位噪声的形式分布于有用频谱的两侧。有时也把各种周期性干扰视为另一种相位噪声。（6）调制性能调制性能是指频率合成器的输出是否具有调幅（am）调频（fm）调相（pm）等功能。2.3 直接数字频率合成dds192.3.1 dds原理假设有一频率为f，初始相位为零的余弦信号 2-1现以采样频率对该信号进行采样，令得到离散序列为: n=0，1，2，3 2-2其中=为采样周期。式2-16所对应的相位序列为： n=0,1,2,3 2-3该相位序列的显著特性就是线性性，即相邻样值之间的相位增量是一常数，且仅与信号频率f有关，则其相位增量为： 2-4由前己知，我们感兴趣的频率f与参考源频率之间满足以下关系 2-5其中k和m为两个正整数。所以相位增量可写为 2-6由上式可知，若将的相位均匀量化为m等份，则频率为的余弦信号以频率采样后，其量化序列的样本之间的量化相位增量为一不变值k根据以上原理，如果我们用不变量k构造一个量化序列 n=0,1,2,3 2-7然后完成到另一序列s(n)的映射，即由构造序列 2-8上式是连续时间信号经采样频率为采样后的离散时间序列。根据shannon抽样定理，当满足 2-9时，s(n)经过低通滤波器平滑后，可唯一恢复出s(t)。可见，通过上述变换，不变量k将唯一地确定一个单频模拟余弦信号 2-10该信号的频率为 2-11上式就是dds的方程，在实际的dds中，一般取，于是得到dds方程为 2-12相位增量k，称为频率控制字。当k=1时，dds输出最低频率(也即频率分辨率)为因此只要n足够大，dds可以得到很高的频率分辨率。而dds输出的上限由shannon抽样定理决定为。2.3.2 dds的优点（1)工作频率很宽根据式可知当k=1时，所以当n足够大时，合成频率可以做到很低，几乎趋向于零。例如，设关= 30mhz，若n=32（n为相位累加器的位数）.其最低合成频率可达。它的最高合成频率受限于抽样定理，其k最大只能取即但考虑到低通滤波器的非理想特性，实际应用中通常取%,从而直接数字频率合成的范围为%（2)极高的频率分辨力由可知，当固定时相邻两频率的间隔为显然.最小为l，从而得到即dds的频率分辨力等于它的最低输出频率。如上例中，其分辨力达到了,这在传统的频率合成技术中是很难做到的。（3)频率转换迅速，且相位连续dds作为一个开环系统，它的输出频率随k的变化而迅速变化，几乎可以认为是即时的，精确分析可知，高速dds系统的转换时间可达纳秒量级。同时，dds输出频率的变化是通过改变相位的累加量实现的，频率的变化只改变相位函数曲线的斜率，而曲线本身是连续的，这在很多应用中是十分可贵的。如跳频通信系统，智能天线系统都有这样的要求，以避免相位信息丢失和出现离散频率分量。（4)任意波形输出能力dds的rom中存储的幅度序列并非必须是正弦或余弦，还可以用它存放任意波形，根据需要，可用dds产生各种波形，如三角波、方波、锯齿波等。（5)正交输出根据dds的原理，容易想象的到，如果相位序列a。用来同时寻址两片或以上的rom而rom中存放不同的波形，便可实现多波形的同时输出，若取rom两片，其内分别存放正弦和余弦幅度序列便可实现正弦波和余弦波的同时合成，即正交输出，这就给很多应用系统带来了很大的方便。（6）全数字实现，便于集成，体积小，重量轻。输出相位噪声低。综上所述，直接数字频率合成具有各方面的优异性能，很多方面都大大超越了传统的频率合成技术所能达到的水平，是频率合成技术的又一次重大发展，目前它正朝着系统化，小型化、模块化和工程化的方向发展，性能越来越好，使用越来越方便，是目前应用最广泛的频率合成器之一。2.4 dds正弦波形成方案（1）方案一 累加器寄 存器相位求补器 rom符号求补器输出寄存器d/alpf参考时钟f 符号位t t t . . . . psw k位 m位 m位 图2.5 正弦波形合成的原理图2.5中的参考时钟源是一稳定的晶体振荡器，它提供参考时钟频率，井同步合成器中的各寄存器，频率控制字fsw被送到相位累加器的加法器中，与累加器的数值相加，然后以当前的和值修改累加器的寄存器。累加器的寄存器的作用是把来自加法器的己修改的数据值在每一个参考时钟脉冲输入时传送到其输出端。累加器寄存器还把己修改的数据提供给象限求补器以供进一步处理。在工程中为节省rom的空间，通常累加器的寄存器输出只有k十2个位被用于频率合成，其余较低的n-(k+2)位则都被丢弃不用。这就是所谓的相位截断。在实际应用中，我们往往还希望进一步的节约rom的占用，于是我们利用sin(x)函数的对称性。首先，考察sin(x)函数在。区间内的波形，不难发现，它是关于x=的奇函数。也就是说，和区间相比，其对应位置的幅度值的绝对值是相等的，两者只是相差一个负号。即: 2.4-1 2.4-2所以只需将区间的相位编码减去 ,求出其幅度值后再加一负号，这样的效果就相当于直接对区间的相位求sin值。当然，这个负号要以数字编码的形式表现出来，所以区间的幅度序列是区间的幅度序列的补码。从而，我们略去累加器寄存器的最高位msb对rom的寻址，而直接把它作为一个符号控制位送入符号求补器。同时，其效果也恰好相当于对相位编码减，又因为当相位处于区间时，其对应的相位编码的最高位(即上述msb)总是为1，所以当该位为1时，符号求补器对输入的幅度编码求补，当该位为0时，则保持其值不变。然而，这时并没有完成全部的工作，因为求补运算是在我们假定rom输出到符号求补器的数据都是正数的情况下完成的，而实际上rom输出的是无符号数，即输出中会有最高位为1的数，显然，我们应该在rom的输出数据前都加上0，只有这样扩位后，才能适应补码系统的规则。但其实，还有另一种巧妙的方法，根据补码的性质，先直接对rom的输出数据进行求补(根据msb的控制信号，为1时才求补)，求补完后再把msb本身作为一个数据位添加到所得结果的最高位。经过这样扩位的数据，可以验证，和前一种方法，扩位后再求补，得到的数据是相同的。这样我们完成了对整个正弦周期的补完，而这时的rom只需存贮区间的幅度序列。实现了对容量需求的减半.接着，如果只考虑。区间，则sin(x)函数是关于: 偶函数。所以期望只用。区间的幅度序列来表示整个。区间的波形。利用三角公式，我们有: 2.4-3 2.4-4 2.4-5可见，当相位处在区间时我们将这时的相位编码减去后，再以为模对其求补，于是，这样得到的相位值就是处于。区间了并和原相位值有相同的函数值，再以这个相位码对rom寻址，得出的幅度就是区间所对应的幅度序列。从而我们得到所期望的效果，即rom中只存储了的幅度序列，然后通过相位求补和符号求补的适当结合，实现整个波形的拼接、合成。为了说明的清晰，下面以实例对拼接过程予以说明.设累加器的输出为8位。于是，对应的相位编码为10,000,000, 对应的相位编码为01,000,000.首先利用和区间的对称关系，当相位处于时，将相位码减去，在本例中也就是减去10,000,000。当相位处于时，相位则无需变更，这就相当于减去00,000,000。所以我们直接将最高位(第八位)作为控制位送入符号求补器，而不用它参与对rom的寻址。对于正负波形的拼接如前所述，当控制位为l则对幅度编码求补，当控制位为0,则幅度编码不变。于是，剩下的相位编码降为7位，表示的区间。进一步，我再利用前面所述的相位求补规则，当相位处于时,我们将相位码减去，在本例中就是减去1,000,000。而当相位处于相位码保持不变，相当于减去0,000,000，由于区间的相位编码最高位为0，所以，这时的相位编码实际已经降为6位。然后再对其以为模求补，本例中就是以1,000,000为模求补。不难看出，该过程的实现可以简化为，直接把累加器寄存器的次高位(第七位)直接送入相位求补器的控制位。因为相位处于号时相位码的第七位始终为0，而当相位处于时，相位码第七位始终为1，所以控制过程就是，控制位为1时，对相位码求补，当控制位为0时，保持相位码不变。最后，我们完成了整个波形的拼接，实现用rom只存贮l/4周期的波形而输出可以是整个周期。减少了rom的地址线位数2位。但是，实际应用中对于rom的节约并不紧紧停留在此，为了更大程度地缩小rom的规模，通常还会用到相位截断技术。如前所述，累加器输出的较低的n-(k+2)位都被直接忽略，而不参加对rom的寻址，再加上上面所说的对最高2位的省略，实际参加对rom寻址的位数就降为了k位。大大节约了成本，缩小了rom规模。当然，这些好处的取得，是以相位噪声的增加为代价的，所以，采用相位截断时，所截断的位数要适可而止。rom为一容量是字的可编程只读存储器，每字长m位，它实际上是一个正弦函数查询表，经过编程后它存储了用二进制编码表示的所需正弦函数值。相位累加器每输出一个相位数据值后，就对rom寻址，然后输出一个相对应的正弦函数值。这表明rom的作用就是把相位累加器提供的相位数据变换成合成正弦信号波形的数字幅度抽样。相位累加器依次产生的每一个相位值，rom都要给符号求补器提供在该抽样时刻所要合成正弦波形幅度的数据，符号求补器根据控制位处理这些数锯，以便产生对称的正弦波形。另要说明的是，每一个相位抽样对应的幅度编码的全部位都必须在同一时刻加到d/a转换器上，否则d/a转换器将会在两个抽样之间产生大的暂态，从而影响合成信号的频谱纯度.每位数据的同步由寄存器来完成。输出寄存器存储由符号求补器提供的数据，并把全部m十1位数据在下一个参考时钟脉冲输入时同时传送到d/a转换器上。这样，d/a转换器就以的速率更新数据。符号求补器的数据定时传送给输出寄存器，以便保证在加到d/a转换器之前，每一个值在参考时钟脉冲之间都保持定值。这样，d/a转换器的输出波形就是一个阶梯形的近似正弦波，最后经低通滤波器滤除高次谐波后输出合成的正弦波形。（2）方案二 幅值相位差算法幅值相位差算法是通过在rom函数种存储如下式所示的函数来减小rom的存储量。 2.4-6其中是相位累加器的值，这样只要将相位累加器的值与rom中的值相加便可得到相应的正弦值。这一方法可将正弦函数表中所存的幅值位数减小两位，代价是需要一个额外的累加器来计算最终的正弦函数输出。但是幅值精度的降低使得rom 的传输延迟减小了，也就是说ddfs的最大时钟频率增加了，因此硬件上的代价是可以接受的。实现幅值相位差算法的原理及其硬件结构如图2.6所 图2.6 幅值相位差算法的原理及其硬件结构采用图2.5的方案合成的正弦波信号的最低频率和频率间隔由相位累加器的位数n决定，即 2.4-7在频率控制字fsw下的合成频率为 2.4-8本次设计是在上述正弦波合成方案的基础上，经过适当改进后，采用可编程逻辑器cpld/fpga和vhdl硬件描述语言实现的。3.vhdl语言与可编程逻辑器件1 6 12 14本次设计的硬件采用的是altera公司的acex 1k系列fpga器件。开发软件是max+plusii。采用vhdl语言完成设计。cpld/fpga是目前应用最广泛的可编程逻辑器件(pld)之一，是半导体集成电路技术和电子设计自动化(eda)技术的结晶。3.1 eda技术的发展与vhdl语言3.1.1 eda技术eda技术就是依赖功能强大的计算机，在eda工具软件平台上，以硬件描述语台vhdl为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。eda技术使得设计者的工作仅限于利用软件的方式来完成对系统硬件功能的实现。eda技术融合多学科于一体，打破了软件和硬件的壁垒，使计算机的软件技术和硬件实现、设计效率与产品性能合二为一，代表了电子设计技术和应用技术的发展方向。eda 技 术在过去的三十多年的发展中，大体上可分为三个阶段:20世纪70年代-80年代，mos工艺广泛应用于ic的制作，可编程逻辑器件已经问世，计算机作为一种运算工具，已在科研领域得到应用。这一阶段，人们开始利用计算机取代手工劳动，辅助进行ic版图编辑，pcb板布局布线等工作。这一阶段可称为cad阶段。20世纪80-90年代，ic设计进入cmos阶段，特别是cpld 和fpga进入商业应用及各种硬件描述语言hdl的出现、应用及标准化，各种设计工具如原理图输入、编译与连接、逻辑模拟、测试码生成、版图自动布局以及齐全的单元库，各工具已集成为一个cae(计算机辅助工程)系统，可以实现从设计输入到版图输出的全过程设计自动化。这个阶段也称为cae阶段。20世纪90年代以来，随着vhdl的标准化得到进一步确立，微电子技术以惊人的速度发展，计算机辅助工程，辅助设计和辅助分析在化子技术领域获得更加广泛的应用，超深亚微米工艺走向成熟，使百万门以上的大规模可编程逻辑器件陆续面世，基于计算机技术的面向用户的低成本大规模asic设计技术的应用也极大地促进了eda技术的发展，出现了以高级语言描述，系统仿真和综合技术为特征的第三代eda技术，不仅极大地提高了系统的设计效率，而且使设计人员摆脱了大量的辅助性及基础性的工作，将精力集中于创造性的方案与概念的构思上。这一阶段也称为eda阶段。3.1.2 vhdl硬件描述语言硬件描述语言hdl是eda技术的重要组成部分，是一种用形式化方法来描述数字电路和系统的语言，也是电子设计人员和电子设计自动化工具之间的界面。数字系统设计者利用hdl可以从上层到下层，从抽象到具体逐层地描述自己的设计思想，用一系列分层的模块来表示复杂的数字系统，然后利用eda工具逐层进行仿真验证，再把其中需要变为具体实际电路的模块组合经由自动综合工具转换到门级电路网表，接着可用专用集成电路(asic)或cpld/fpga自动布局布线工具把网表转换为具体电路以实现布线结构。因为 vhdl语言的逻辑功能和延时特性与真实的物理元件完全一致，所以在仿真工具的支持下，用hdl语言设计的数字电路或系统能验证复杂数字系统物9结构的正确性，使设计的成功率达100%。目前，这种称之为高层次设计(high level design)的方法已在数字系统及微电子器件设计中被广泛采用，是目前asic和cpld/fpga设计中占主导地位的设计方法。硬件 描 述 语一言的发展至今己有20多年的历史并成功地运用于电子设计的建模、仿真、验证和综合等各阶段。进入80年代后期，hdl向着标准化的方向发展，目前普遍被采用的hdl有vhdl和verilog hdl两种。本次设计采用vhdl语言。vhdl语 言主要用于描述数字系统的结构、行为、功能和接口，除了含有许多具有硬件特征的语句外，vhdl的语言形式和描述风格与句法十分类似一般的计算机高级语言。vhdl的程序结构是将一项工程设计或称设计实体分成外部(或 称为可视部分，即端口)和内部(或称为不可视部分)，在对一个设计实体定义了外部界面后，一旦其内部开发完成，其他的设计就可以直接调用这个实体。用vhdl语言进行工程设计有很多优点:1) vhdl语言是一种标准语言，设计者可在不同的设计环境下进行设计，电路仿真和综合均可在vhdl语言环境中进行。2) 比其他hdl具有更强的行为描述能力。3) vhdl丰富的仿真语句和库函数可在设计时根据需要自己配置，方便取舍， 使得在任何大系统的设计早期就能查验设计系统功能的可行性，随时可对设计进行仿真模拟。4) vhdl语句的行为描述功能和程序结构决定了它具有支持大规模设计的分解和己有设计的再利用功能，有利于多人研发小组共同开发。5) 利用vhdl完成的一个确定的设计，可以利用eda工具进行逻辑综合和优化 ， 并且自动把vhdl描述设计转变成门级网表。6) vhdl对设计的描述具有相对独立性，设计者可以不懂硬件结构，不必管最终实现的目标器件是什么。7) 由 vhdl描述的源文件既是程序软件又可作为设计文档。3.1.3 基于vhdl的自顶向下(top down)的模块化设计方法传统的电子设计技术通常是自底向上的，即先决定使用的器件，再由各器件构成多个功能模块，最后由这些模块构成系统。自底 向 上 的设计方法必须首先关注并致力于解决系统最底层硬件的可获得性以及它们的功能特性方面的诸多细节问题，在整个逐级设计和测试过程中，必须顾及目标器件的技术细节，