电竞作品数字幅频均衡放大器.doc

中文摘要本设计是根据竞赛f题的要求而设计的。系统主要由前置小信号放大及滤波电路、带阻网络、a/d转换器、基于fpga的数字补偿滤波器和均衡滤波网络、d/a转换器以及低频功率放大器等六个功能模块组成。前置放大电路由三级组成，前两级用于提供信号增益,同时将信号放大到开关电容滤波器所要求的范围，第三级实现隔离和阻抗变换。带阻滤波器根据题中提供的参考电路设计，对图中的电路参数进行了精细地调整，使其陷波中心频率严格设计在10khz左右。a/d转换采用12位高速a/d转换器设计，兼顾数字信号处理的精度和采样速率的需求。数字补偿滤波器采用41阶fir设计，用于补偿带阻网络吸收的10khz左右的信号频率。均衡滤波器采用32阶fir设计，由独立的低通、带通和高通滤波网络组成，分别用于对低频、中频和高频信号进行均衡控制。fir滤波器采用verilog hdl描述，在quartus ii环境下综合实现。d/a转换器采用12位d/a，与a/d转换器相匹配。功率放大电路采用常用的甲乙类功率放大电路设计，末级功放管采用mosfet，最大不失真输出功率可达11.5w。在设计过程中，各单元电路都进行测试，测试数据在正文中给出。报告正文一 设计任务设计并制作一个数字幅频均衡功率放大器，包括前置放大、带阻网络、数字幅频均衡和低频功率放大电路。要求：1）小信号前置电压放大倍数不小于400倍，-1db通频带为20hz20khz，输出电阻为600w；2）制作带阻网络对前置放大电路输出信号进行滤波，要求最大衰减10db；3）制作数字幅频均衡电路，对带阻网络输出的20hz20khz信号进行幅频均衡；4）制作功率放大电路，对数字均衡后的输出信号进行功率放大，输出功率10w，-3db通频带为20hz20khz，功率放大电路的效率60，要求末级功放管采用分立的大功率mos晶体管。二 设计方案方案一：基于arm的数字幅频均衡设计。该方案中，通过对输入信号进行前置放大和带阻衰减等环节处理后，通过a/d转换电路得到数字信号。然后在arm芯片中通过软件编程实现数字均衡器的功能及对其的相关控制。最后送至后面的功放处理。方案二：基于fpga的设计。该方案的前端信号处理与方案一相同，在a/d转换电路将信号转换为数字量后，送入fpga芯片中，用hdl编写硬件模块来实现数字幅频均衡。通过分析比较上述两种方案，本设计采用方案二，因为在fpga芯片中采用硬件实现具有实时性强的特点，此外，还可利用fpga强大的逻辑单元进行系统功能的完善和扩展。三 系统设计对方案二作进一步分析和讨论，并在实验的基础下，我们得出了如下的系统级实现流程图（如图1所示）： 图1 系统流程图由上图可知，输入信号先经过第一级放大，接着进入开关电容滤波器，得到在音频范围内频带平坦的波形，再把该波形信号送到第二级放大至放大倍数为485倍。经前置放大的信号送入带阻网络进行衰减后，通过a/d转换送给fpga芯片内的补偿和数字均衡电路处理。完毕后，通过d/a转换把处理后的信号送到功率放大做最后的调整。四 单元电路设计 1. 前置放大电路本设计中前置放大电路（如图2所示）由四部分组成：第一级放大电路、开关电容滤波器、第二级放大电路和阻抗匹配网络。由于输入信号vin是有效值10mv微弱小信号，先通过一个t网络接入运放ne5532进行一级放大，然后将放大后的信号通过由max293构成的低通滤波器，clk接2.5mhz的时钟信号，使其在2020000hz范围内频带波动较小。再把信号输入到由ne5532构成的二级放大电路，调节反馈电阻，使得vin经两级放大后的放大倍数400倍。最后把信号引入由ne5532构成的电压跟随器及其后的电阻网络使前置放大电路输出电阻ro=600w。 图2 第一级小信号放大及滤波电路2. 带阻网络带阻滤波器根据题中提供的参考电路设计，对图中的电路参数进行了精细地调整，使其陷波中心频率严格设计在10khz左右。通过实验与理论计算相结合的方法得出了满足要求的带组网络，如图3所示（图3为实验结果的计算值，因需用铝电解电容，故都用电解电容符号）。 图3 带阻衰减网络3. ad和da转换电路在把经过前置放大电路和带阻网络衰减的信号送入在fpga芯片内的数字幅频均衡电路处理前，先要通过a/d转换电路将其转换成数字信号。本设计中a/d转换选用12位a/d转换器ads2807，因为它具有高精度，速度快等优点。由于ads2807是正负输入，需要信号变换电路进行调整（如图4所示）。待数字幅频均衡电路对信号处理完毕后，通过由ad2902构成的d/a转换电路将其输出，供后续电路处理。ad2902是12位的d/a转换器，与ads2807配套使用，与其他器件共同构成a/d和d/a转换电路（见附录2）。 图4 信号变换电路4. 功率放大电路 该功率放大电路用于将均衡器输出的信号进行放大，由前置放大、推动级及末级功率放大三部分构成。前置放大用低噪声运放ne5532构成，推动级采用互补的中功率管c2275和a985组成的甲乙类推挽式放大电路。最后信号通过大功率管irf9540和irf540构成的末级功率放大电路（原理详见附录c）。5. fpga设计 数字信号处理部分主要是基于fpga采用fir滤波器设计补偿电路和数字幅频均衡电路，设计设计原理如图5所示。 图5 fpga设计流程图fir滤波器是由移位寄存器、加法器和乘法器构成。设计方法是在matlab环境下采用滤波器设计工具箱（fda tools）设计选择需要的滤波器类型，并设置相关参数，然后根据生成的滤波器系数整数化后作为滤波系数，用 verilog hdl语言设计，并在quartus ii软件下综合实现。 5.1 补偿网络 补偿网络用于补偿带阻网络造成的10khz频率附近的信号损失。根据对带阻网络特性的测量，设计相应的带通滤波器弥补信号损失。设计中采用42阶fir滤滤器实现，设计参数为fs1=4khz、fc1=8khz、fs1=12khz、fc1=16khz。为了实现信号幅度的平稳，设计了一个延迟直通模块，对经过带通滤波器损失的信号进行补偿。延迟直通模块主要由移位寄存器和衰减电路组成，以便达到与处理后的信号保持同步。由于带阻滤波器的输出信号有一定的衰减，所以将直通模块的信号也进行了一定的衰减，使其与滤波器输出信号在同一幅度级，以便将其两个进行叠加来对滤波器输出信号的低频和高频端进行补偿。 5.2 幅频均衡器设计 本设计采用的是低、中、高三段数字幅频均衡器。低频均衡器采用截止频率为3k的低通滤波器，中频均衡器起始频率为3k，截止频率为7k的带通滤波器，高频均衡器采用起始频率为7k的高通滤波器，三段加权相加幅频均衡。经过反复的测试和验证，当数字滤波器的采样频率为200k的时候均衡效果最佳。五 设计测试 1. 前置放大电路性能测试测试方法：接入输入信号vin，在前置放大级末的测试端子处用40mhz的双综示波器进行放大性能的测量。测试环境：vcc=5v，输入信号vin5mv测试结果： 表1前置放大电路测试结果测试频点(hz)102050100200500100020005000输出电压(v)4.66.57.17.27.27.27.27.27.1测试频点(hz)80001000012000140001600017000180001900020000输出电压(v)7.057.057.057776.86.96.22. 带阻网络性能测试测试方法：将带组网络独立，送入输入信号，在带阻网络后的测试端子处用扫频仪进行测量。测试环境：vcc=5v，输入信号v测试结果：表2带阻滤波器性能测试结果测试频点(khz)1356788.599.5输出电压(v)5.75.04.23.52.82.32.31.81.7测试频点(khz)9.81010.210.51111.5121314输出电压(v)1.71.611.711.92.12.22.32.83.0测试频点(khz)151617181920输出电压(v)3.33.63.84.04.24.43 功率放大电路性能测试测试条件：输入信号vin有效值为5mv,负载电阻r=8w测试结果：表3功率放大器性能测试结果测试频点(hz)102050100200500100020005000输出电压(v)58162427272727测试频点(hz)80001000012000140001600017000180001900020000输出电压(mv)272624.524222221.52120.5六、总结 在本次设计中，我们深切体会到团体合作的重要性，在非常有限的时间内要完成系统设计和调试，必须进行严格的分工又要相互协作。 在系统的设计和实现过程中，对题目的分析是至关重要的。经过分析和讨论，我们明确了整个系统的设计要求和相关性能指标，将其分成三个模块，即前段小信号放大与衰减，fpga实现均衡和末端的功率放大。在各个模块的设计中，出现了各种不同的问题，比如，前端的带阻网络，看似简单的电路要达到设计要求却不是那么简单，经过反复的参数计算和调整，最后终于达到了设计要求，但是却和后端电路不匹配，无法在系统中正常工作，在加了匹配网络后有了明显的改善但不是很好，之后通过不断调整和测试，终于达到了设计的要求。此次设计让我们深刻的明白了，系统设计中各个模块的实现是基础，整体组装调试更是重中之重。在设计各个模块时要为与前、后端电路的匹配做好相应的匹配网络，以便于调整。 附录a fir滤波器verilog hdl源代码 module fir42_t1(clk,reset,data_in,data_out);input clk,reset;input signed12:0 data_in; /input_data is 10bitoutput 11:0 data_out;/output_data is 12bitreg 11:0 data_out;parameter signed10:0 tap0 = -4,tap1 =-4,tap2 = -3,tap3 = -2,tap4 = 0,tap5 =0,tap6 =0,tap7 =-5,tap8 =-18,tap9 =-39,tap10 =-65,tap11 =-93,tap12 =-115,tap13 = -122,tap14 =-107,tap15 = -66,tap16 = 0,tap17 =83,tap18 =171,tap19 =250,tap20 =304,tap21 =323;reg signed12:0 d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,d10,d11,d12,d13,d14,d15,d16, d17,d18,d19,d20,d21,d22,d23,d24,d25,d26,d27,d28,d29,d30,d31,d32,d33,d34,d35, d36,d37,d38,d39,d40,d41,d42;wire signed13:0 add_00,add_01,add_02,add_03,add_04,add_05,add_06,add_07,add_08, add_09,add_10,add_11,add_12,add_13,add_14,add_15,add_16,add_17, add_18,add_19,add_20,add_21;wire signed22:0 mul_00,mul_01,mul_02,mul_03,mul_04,mul_05,mul_06,mul_07,mul_08,mul_09, mul_10,mul_11,mul_12,mul_13,mul_14,mul_15,mul_16,mul_17,mul_18,mul_19, mul_20,mul_21;wire signed28:0 data;assign add_00=d0+d42;assign add_01=d1+d41;assign add_02=d2+d40;assign add_03=d3+d39;assign add_04=d4+d38;assign add_05=d5+d37;assign add_06=d6+d36;assign add_07=d7+d35;assign add_08=d8+d34;assign add_09=d9+d33;assign add_10=d10+d32;assign add_11=d11+d31;assign add_12=d12+d30;assign add_13=d13+d29;assign add_14=d14+d28;assign add_15=d15+d27;assign add_16=d16+d26;assign add_17=d17+d25;assign add_18=d18+d24;assign add_19=d19+d23;assign add_20=d20+d22;assign add_21=d21;assign mul_00=tap0*add_00;assign mul_01=tap1*add_01; assign mul_02=tap2*add_02;assign mul_03=tap3*add_03;assign mul_04=tap4*add_04;assign mul_05=tap5*add_05;assign mul_06=tap6*add_06;assign mul_07=tap7*add_07;assign mul_08=tap8*add_08;assign mul_09=tap9*add_09;assign mul_10=tap10*add_10;assign mul_11=tap11*add_11;assign mul_12=tap12*add_12;assign mul_13=tap13*add_13;assign mul_14=tap14*add_14;assign mul_15=tap15*add_15;assign mul_16=tap16*add_16;assign mul_17=tap17*add_17;assign mul_18=tap18*add_18;assign mul_19=tap19*add_19;assign mul_20=tap20*add_20;assign mul_21=tap21*add_21;assign data=mul_00+mul_01+mul_02+mul_03+mul_04+mul_05+mul_06+mul_07+ mul_08+mul_09+mul_10+mul_11+mul_12+mul_13+mul_14+mul_15+ mul_16+mul_17+mul_18+mul_19+mul_20+mul_21;always (posedge clk)beginif(reset=1b0)begind0=9d0;d1=9d0;d2=9d0;d3=9d0;d4=9d0;d5=9d0;d6=9d0;d7=9d0;d8=9d0;d9=9d0;d10=9d0;d11=9d0;d12=9d0;d13=9d0;d14=9d0;d15=9d0;d16=9d0;d